момчета, направо ме шашнахте! 7 страници за 24 часа! не можах да ги прочета с едно кафе от сабалем...

сега да изкажа нЕкои саображения и аз:

- цената
няма да правим изделие, което ще се произвежда в стотици бройки. наколко (десетки) долара/евро повече няма да са от значение, така не изпадайте в крайности да гледате кой процесор е с $2 по-евтин от друг.

- функционалност
според мен трябва да проектираме устройство, което да можеме да водоизменяме функционално много лесно. сами виждате за 24 часа колко идеи наприиждаха. това най-лесно става като се заложат FPGA и самопрограмируем микроконтролер. CPLD е удобно, когато сме наясно какво искаме и вече сме го направили, остава само да го произвеждаме в хиляди бройки. това не е нашия случай.

та според мен тази част от блокчетата трябва да включва MCU, FPGA и SPI памет с достатъчен обем, барабар в едно с FTDI. в микроконтролера се дупчи винаги един и същ bootloader, и негова грижа е да изчете съответната част от SPI паметта и да се самопрограмира, ако се налага. после да прочете друга част и да програмира FPGA-то. ще използваме FTDI за да програмираме SPI паметта. самия bootloader в MCU-то е защитен достатъчно надеждно, за да не може да се скапе, дори от много настоятелни профани.

по този метод ще може да се изменя функцията на изделието само чрез препрограмиране през USB-то и всеки ще може да го прави лесно, без да му трябват разни JTAG-зи и купища среди за дупчене.

- MCU
мисля, че трябва да използваме нещо, което е максимално удобно за развой, защото много народ ще се включи. трябва да може да се програмира на С (то има ли вече такива, дето не могат?), да се разслои програмката на множество .с и .h файлове, да и опишем първо хедърите и да се почва.

аз лично предпочитам МЕГИ-те, защото ползвам gcc. има го и за М$ и за unix. за мен това е съществено, защото имам само един прозорец и той обикновено е зает за правене на платки. но съгурно ще е много трудно на мнозина.

друго нещо което трябва да има, според мен, е JTAG за дебъгване. то ще е само за девелоперите. на мен поне ми е писнало от дебъгване на системи без вход-изход.

защо да не погледнем и на LPC ARM-овете на philips?

- паметта
хммм... сложен въпрос. най-добре е да ползваме кешови памети от близкото минало (старите 486-ци). има чипове 32х128К в QFP. има ги и в 8х256К. всички са достатъчно бързи. в момента не съм подготвен за цена, но до вторник може да се отговори на този въпрос.

колко бита? мисля 32.
може да се помисли върху конфигуриране на разрядността на семплиране. идеята ми е, при 32 бита да се помнят 256К семпъла, при 16 - 512К, а при 8 - 1М семпъла. така донякъде ще успокоим напъните на Никола за 4М-семпъла

- четота на семплиране
да се ограничим на 33MHz (30ns)
мисля, че трябва да направим честотата на семплиране променлива. поне 33,25,20,10,5,2,1 MHz. може и по-ниски за много бавни анализи. това обаче може да стане само с честотен синтезатор+последващо подходящо делене във FPGA-то. Никола, някакви подходящи чипове на I2C?

също така мисля, че трябва да има и външен вход.

-тригериране
май никой не е споменавал за него
имам превид как ще се определя началото на семплиране. трябва да има няколко варианта: външен тел, промяна на бит, промяна на бъс или достигане до определено състояние на бъс.

- входове
механично мисля, че 40-пинов двуреден куплунг е идеален. стига за 32 бита и за няколко входа допълнително. за кабел се използва 80-пинов от диск за компютър. всяко жило от 40-те има помежду си един тел със земя. много е важно

на входовете трябва задължително да има буфери. шмигери, а още по-добре аналогови компаратори (в комет има поне по 4 в корпус), като нивото на компариращия вход да може да се променя на 2-3 стъпки: за логика на 5, 3.3, 2.5.

- дисплей+копчета
малко ми е безмислен...
много по-добре ще е да се помисли за галванично развръзване с компютъра. дори за самостоятелно захранване. защото всичките китайски боклуци, дето ни седят по бюрата, имат такива захранвания, че.... ще трябва да отворим магазин колкото ЦУМ!

- патерн-генератор
май и за него сте забравили?
като се прави такава щуротия, защо да не сложим и изходи и да разделим паметта на две (дори да сложим още памет).

изключително удобна комбинация. дори само в proteus-а се въждат предимствата му

айде за сега толкова, коментирайте

Семпали скорост на семпловане .... тригери .....

това за сега няма смисъл да го обсъждаме ние нека за момента да се разберем как по точно да спретнем желязото (хардуера:) а другото е само каса бира свободно време и яко писане на код

Ти май не само постове четеш, и мислите ми прочете За галваничното разделяне съм съгласен, последния път разделях с оптрони...без да искам барнах единия оптрон по крачката, ако не беше оптрон щеше да е гръмнало дъно.

ДедоБоре от блок схемата може да видиш че това чудо има абсолютна гъвкавост. Само си правиш подходяшо модулче на разширителния куплунг,пишеш си подходяш софт и става каквото ди доиде на акъла.

Тия памети от дъната и аз си ги мислех но като разгледах 10тина дъна дето ми се мотат в лаборатоприята не видях с толкова голям обем.

За батерииното захранване няколко пъти споменавам,мисля че е доста важно и по тоя начин ще може без много зор да се направи галванично разделяне.

за разредноста аз мислех 16 но Батето ще каже има ли възможност за повече това е в FPGA-to.

За патерн генератора от блоковата схема се вижда че е въпрос на изходен буфер на разширителния куплунг и софт.

Аз само да добавя ... в тоя FPGA дето го предложих ако ни е на кеф и 64 канала може да направим не е никав проблем .....

Еи хора аз излитам .... утре имам изпит в София .... така че вие мъдрете а пък като си доида в понеделник дано да сте го измислили ......

3 Daye's Time-out for BrainStorm ..............

семпали и скорост на семплиране определено са хардуерна част! брой битове също. ако приемете идеята за променлива скорост на семплиране (с честотен синтезатор), трябва да го има на желязото още от начало. със софтуер не могат да се оправят всички бъгове в хардуера

моя опит показва, че големи мегахерци на много битове се карат трудно (през куплунзи) не че няма такива, ама все пак говорим за нещо по-народно, дето да може да се пои поялник (не Онзи Поялник на цецо за улуците ) затова ми се струва че е добре да не гледаме на разширителния куплунг като на панацея. или поне по-сдържано да е...

батерията е добра идея... донякъде. защото сигурно ще е литиева, ще трябва да се направи зареждалка за нея, после step-up и step-down конвертори. нека да изчакаме цецо да каже нещо за батериите. два оптрона ми се виждат по-лесни

за паметите може и да си прав, нямам нощо под ръка. като се замисля: дъната имаха 256Кбайта кеш. което разделено на 4 *заради 32 бита) дава 64Кх32. ще се поогледам малко за памети

Променливата скорост на семплиране би трябвало да се направи без проблем в FPGA-to. При моя готовия е така. Няма допълнителен синтезатор на честота.

Допълнителните честоти на семплиране се получават като тактовия сигнал се дели върте в FPGA-to. Всичките му по ниски честоти са тактовата / (2 на някоя степен)

При честоти на семлиране до 40 мегахерца не съм имал някакви проблеми с с входните устроиства които съм си правил за по нагоре нямам опит и не мога да кажа.

Ей, само отидох за малко навън, и пак стана страшно по темата. Гледам. ДедоБоре е написал доста неща по въпроса, да ги посмелим!

- цената - абсолютно вярно;
- функционалност - CPLD със 144 клетки е максимума, който бих приел за разумен. не мога да си представя какво ще прави тази матрица?
- по въпроса какви да са модулите и какво да има по тях - няма единство да възгледите ни. абсурд е да има коалиция
- памет -уви, и аз това го считам за единствено възможен вариант. аз ползвам едни 100 ( сто ) пинови и е голям зор;
- брой битове - не знам. Аз не смятам тези всичките битове да минават през CPLD-то, само тези, които ще могат да учестват в критерия за "спусъка" - напр. макс 16. А разширение до 36 не е проблем. Останалите битове са по собствен бъс от входните буфери - данните на SRAM и после шифт-регистри за изплюване към контролния порт. Иначе платката става една клаустофибия...
- честота на семплиране - трябва да може поне до 40 Msps, естествено с програмируем такт, евентуално с външно захващане с PLL;
- тригер ( спусък ) - по фронт при маска от още нялоко входа + брояч + предистория;
- входове - тригери на Шмид, компараторите май няма да станат, имат по няколко микросекунди закъснение ( 339 ). Другите са цифри в цената;
- галванично разделяне. Не е лоша идея, ама как? През оптрони за колко време ще се източат мегабайтите? Ако няма разделяне, можем да се захраним през USB. Това ще яде не повече от 100 mA.
- патерн-генератор. Мисля си за нещо такова, ама чак генератор... Може би ще е "генератор".

По въпроса за блоковата схема от ккаво в нея не си доволен?
Имаш вариант за работа точно какъвто искаше в началото. FPGA,памет и директна връзка с компа. И ако искаш си работиш само с това. Разширителния куплунг ти предлага да си направиш вход изход точно какъвто искаш. А надолу за процесорията няма много варианти,а и за начало ще е на макетни платки докато не стигнем до някакви резултати.

А дали ще е CPLD или FPGA не е ли все толкова работата да се напише ядрото?
А и аз това лято до края смятам да ги поусвоя и BrainStorm е в час с тях и други като се включат ще се сътворят различни ядра с различни глезотии и ще има разнообразие.

В момента съм започнал да рисувам принципната схема на вход + матрица + памет. Като стане готова, ще я постна. Ако я харесате, ще уточним интерфейса за командорене и ще търсим мераклия за PCB-то ( щото това не го умея добре ) Ще са САМО неща, дето ги има в Булгаристан и дето не са много скъпи.
Ако някой иска да рисува схемата на другите неща, да се обади.

Аз съм подхванал софта откъм PC, довечера ще постна демо

ами външен систезатор за честотата се налага, защото ако клочиш с 100MHz няма как да получиш 40, 33 и производните им.
а и като делиш на някои числа (5, 7, 11) се получават адски гадни сигнали. пробвай...

отделно понякога са нужни много шантави честоти - по телекомските бъсове масово се ползват честоти от степените на двойката - 512, 1024, 2048. едно външно PLL-че от радио/телевизор мисля че е идеално. ама нямам опит. може да го направим (PLL-а) и с FPGA-то, ама защо?

FPGA или CPLD? разликата е, че второто може да се програмира в движение и да си добавяш нови функции като ти потрябват. ако става през USB-то ще е съвсем юзерски (т.е. кретенопригодно) и ще се избегнат маса въпроси от рода: "направих си JTAG на xilinx, ама не върви с 98", или "нямах 51 ома съпротивления и му сложих 68 и той нещо не дупчи като хората".

друг плюс е, че може на едно желязо да се направи 32 входа или 24 входа / 8 изхода или 12 входа / 20 изхода.

иначе работата е една и съща като писане. е, има разлики, но в нашия контекст не са от значение.

какво ще кажете за MCU-то? пиковете не ги познавам и нямам намерение.

с паметите е ГОЛЯМА тесла... яки кинти, щом става въпрос за <15ns. CY7C1062AV33 - 512K x 32 Static RAM, tAA = 8, 10, 12 ns, 1080 mW (max.) около $40 цена при опаковка. батеТИ, какво ползваш? май ще трябва да потърсим накой китайски производител на по-бавни кешове или на по-бързи памети
това че са 100 пина какво те притеснява?

на какво ще рисувате схемите?

Protel DXP. С идеята на него да бъде и PCB-то. Едно решение е да се ползват повече чипове и да се спечели бързодействие по този начин. Ама от 70 ns да слезеш на 25 ns означава три пъти повече чипове ( естествено, обемът се вдига ). Спрял съм се на K6X4008C1 от Футурела.

...