Правя две 8-слойни платки с БГА и контролиран импеданс, микровиа и виа-в-пад. Пистите са 50 ома, като има 90 ома и 100 ома диференциални.
Слоевете съм ги наредил така, че да няма писти под 3 mil. Колегите с опит в производството - може ли да кажете този stack-up лесен ли е за производство, и какви забележки има?

С 3 мил пак може да имаш проблеми, какво е изолационното на тия 3 мил ? Къде мислиш да го произвеждаш ? Китайците казват че правят 1 мил, но хич не им се кефят, и цената започва да расте. Най-добре е да говориш с този който ще ти я прави.

Разстоянието между диференциалните писти е 5 mil. Китайците казаха, че 3/3 mil не е проблем за тях - поръчах прототипи и ги направиха (че и работят).

Под 4 мила писти - за какво са ти?
Гледайки layer-stack сандвича ти - може да бъде произведен. Това на база на дебелините, които си дал (бях отвикнал да работя в милове). Въпреки това prepregs ми се струват малко тънички, затова веднага изниква въпроса - това твой стек ли е, или е съгласуван с производителя на платката? Аз вече от поне 10 години не правя платки, преди да са съгласувани с производителя. Тоест - знам кой ще ми прави платката, специфицирал съм броя на слоевете, изолационната матрица на схемата (т.е. изолационните разстояния clearance, които трябва да се спазват и се задават в design rules), импедансите на съответните high-speed, напрежения, токове. Всичкото това ти трябва, за да си определиш колко да ти е дебел стека/платката, ако ще имаш високи напрежения по нея, големи токове - ето тук ти почват и отговорите - каква дебелина на медта във външни и вътрешни слоеве е нужна (за тоците), колко дебела изолация заради напрежения и потенциални разлики (prepregs, cores), а също и размера на платката, ако имаш свободата там. После си нареждаш сандвича, както ти си направил - сигнални слоеве, миксирани такива, слоеве за захранвания и GND слоеве. Но сандвича си го проектираш ти и им го даваш. Казваш им, толкова слоя, толкова дебел, това е структурата, и това са ми изискванията за prepregs & cores CTIs. Можете ли да го произведете точно такъв, с такива CTI и дебелини на изолациите, със зададените от мен материали (например prepregs 2116, 1080), да издържат еди колко си коловолта и т.н. И фирмата трябва да потвърди, или да предложи алтернативен стек, който те могат да изработят. И тогава се почва платката и се определят широчините на пистите, защото имаш за отправна точка твоят layer-stack, а той ти задава условията, при които си смяташ широчината на диференциалните и другите високоскоростни писти. И най-добре, като им даваш твоят сандвич, да им дадеш и импедансите, които трябва да се спазват. Ти имаш трите най-ползвани (те реално издават и голяма част от хардуера ти като наличието на SoC или процесор, DDR, други памети, USB, Ethernet, но това е друга тема) - 50Ω, 90Ω,100Ω. Изискваш от производителя на платката да ти даде неговите изчисления за тези импеданси спрямо сандвича, който той може да ти произведе. Така имаш гаранция, че сметките ще са ок и импедансите ще са спазени. И си залагаш тези ширини на пистите в design rules за този layer-stack, който производителя ще ти произведе. Така се прави, ако искаш да е професионално. Иначе ще имаш много итерации и главоболия.
Относно предложеният от теб сандвич - защо имаш централен core и около него още 4 prepregs? И защо редуваш prepreg с prepreg (това си е композитна оплетка/тъкан с полимерна смола)? Добра практика за здравината на платката е да редуваш prepreg-core-prepreg-core. Вероятно си имаш твои аргументи, аз само исках да разбера концепцията.
Via in pad не е проблем изобщо, но гледай да центрираш всяка via в площадката, или поне да е напълно покрита от площадката. Не видях размерите на микровиите, но ако сте уточнили с производителя, че може да ги произведе (например отвор 8 мила, диаметър 16 мила), то там нещата са ок. Но ако можеш - разкарай слепите вии между втори и трети и между шести и седми слой. То слепи вии обикновено си трябват, ако наистина нямаш място и/или гониш изолация между слоевете.
Не си дал структурата с импедансите. А тя е важна. Чрез нея си планираш кои писти в кои слоеве, следователно и с каква дебелина. Например диференциалните за USB/Ethernet само на външните слоеве и по възможност без преминаване от слой в слой за двойка, като втори и седми слой са GND и само GND, но това си предвидил, очевидно. А другите писти по паметите и процесора си разпределяш в трети и шести слой. Естествено, широчините им са различни за външните слоеве (microstrip) и за вътрешните (там трябва да си наясно дали ще е stripline, embedded microstrip или и двете, ама като гледам, си със симетричен stripline). И тези широчини, както писах по-горе, ти ги дава производителя на платката. Размерът на vias при преход в слоевете също се смята при high speed, и всякакви допълнителни препятствия като stubs и други "антенки", но като си с Алтиум няма да имаш калкулатор за тях. Освен това се правят и SI симулации, ама там дедо Боре е вещ, аз не се бутам при гурутата.
Дано съм помогнал, а не съм внесъл смут.

Какви толеранси във времената гониш, те многонеща влияят, и както и Желев писа от алтиума нищо няма да получиш като сметка, всичко там е мижай да те лажем. Ако нещата са до Ethernet / USB може и да ти се размине само с Алтиум, при добър плейсмът, мислено опроводяване и смятане на дължини може и да стане ... дължина != импеданс ... има нюанси. Ако сте пускаш памети, а то най-вероятно това ще правиш ... абе ако всичко е много близо, много късо ... но като казвам много, трябва да си << под допуските във времената, т.е допуска ти е 50 ps сигнала преминава за 5 .. при малко по дълги писти времето да стигне до приемника започва да става съизмеримо с допутимите закъснения и времето за стабилни данни, и това е най-лошият случай защото % грешката базирайки се на дължини е най-голяма. За мене това си иска симулация, намираш някой като Дедо да ти го пусне през HyperLynx например ... което си е играчка като цяло когато си рутил в Алтиума ...

3 мил писти са 100 ома диференциални двойки на вътрешните слоеве.

Този стек ми беше преложен от производителя на прототипите. Аз бях дал друг първоначално, но китайците това казаха, че могат да направят - и го направиха. Не съм измервал импедансите на пистите, но всичко работи задоволително.

Главната причина да задам въпроса е, че съм малко неграмотен в тази сфера със специалните стекове. Благодаря за изчерпателния отговор. Освен това имаме фирмена политика да искаме поне три оферти от различни производители преди да можем да поръчваме... мислех, че ако задам някакъв горе-долу лесен за производство стек, няма да има по десет пъти връщане на файловете за поправка и сто въпроси. Ето къде са итерациите и главоболията.

Аз съм сметнал дебелини на пистите, изолация и всичко друго с Алтиум. Като цяло, когато правя такава платка, задавам само дебелина на слоя и Dk, импеданс, дебелини на пистите, девиация, изолация, размери на отворите - производителя си избира prepreg/core.

Относно реда на слоевете - направен е за да може слой 3 да е симетрично разположен между 2 и 4.

Не съм се развил до симулация още. Карам на мислено смятане и length match, като спазвам импеданси и гледам да има еднакъв брой вии на различните сигнали, без разклонения. На въпросната платка имам SDRAM на 200 МХц, rise time 0.4 ns и до 1.5 мм (по спомен) разлика в дължината на пистите, която е 26,5 мм. Не е перфектно, и ме хваща параноята като се сетя - ще се постарая повече за следващия вариант на платката.

Ммм то аз на алтиума з анищо не вяревам, дори за импеданс. За смятане смятам със Сатурн тулкит-а, не съм сравнявал с нов алтиум, но српямо по-старите има разлики в сметките и грешката е в Алтиум, не знам в новите дали са подобрили нещо. Иначе има си софтуери които са само за смятане на стекъпи, имах навремето лиценз на polar speedsteckup, но го изгубих някъде и нямам ни фирмения мейл през който е купуван, ни формата съществува вече, и чичо немец иска пари за нов, но не съм правил нищо което да налага закупуването му, а и аз като щуреца щом забръска студ зимъска .. ще викаме невоялта ... проблема е че повечето читави софтуери май нямат интеграция с Алтиум, повечето са ментор, зукен, каданс ... и причината не е че алтиума няма нужда от такива
А за SI ... навремето рутих една ВИА Епиа .. или Еден .. вече и аз не помня, изрутих я с Протел 99, и някак успях да го докарам да работи, тествали сме в 10-50 Ц, допускам че в по-широк диапазон може би щеше да има проблеми. Та там е ценното на добрите SI симулатори, но и самата симулация отнема време, моята експертиза там се свежда до разчитане на резултатите и корекции, ама да го подкараш май е бая играчка, модели, моделчета .... ако ми се нелага ще викам Дедото ... Иначе меренето на импеданса, и там има хитрости. Уж доста проста работа .. ако имаш правилния VNA с правилните китове за калибрация, иначе си е бая врътня да докараш повторяем и надежден резултат.

p.s. а уж работи ... е най-голямото дърво в тая работа, първо това уж рбаоти дали е в целия обвахт темпоературин който ти трябва. Отделно тестове са миродавни ако си тествал достатъчно на брой платки за да отчетеш толерансите в процесите, теста на 1-2-10 платки не е много надежден за да си сигурен че всичко е наред. След това идва въпросът как точно е тествано, ако изделието има фиксиран фърмуер който върти койстантевн таск живия тест може да приемем че е що годе миродване, имайки в предвид по-горе написаното, обаче ако правиш нещо което ще му се пуска всякакъв софт, тогава много зависи с какво тестваш, определени грешки в трансфера може и да не ги усетиш при този тип тестове, което не значи че ги няма .. то грешки винаги има, въпроса е дали са 0.1% като напънеш трансфера на макс или са 2% на малки пакети с данни ...

Лично за мен, стрип-линия между плейн - земя и плейн - захранване не е добра идея /става дума за слой 3/.
ЕМС, а може и SI да отидат по дяволите. Зависи какви честоти се прекарват в слой 3.
По-добре е да има още един плейн земя, а захранването да се комбинира като полигони в сигналните слоеве.
Другият вариант е да се добавят още два слоя плейнове захранване, които да са близо до съответните плейнове земя,
а разстоянието между тях да е по-голямо. Трябва да има и достатъчен брой stitching vias между плейновете земя.
За изравняване на закъсненията задължително трябва да се използва xSignals в Алтиум. Другите начини не работят.
Също е добре да се сметнат закъснията на преходите (vias) с някой добър калкулатор и да се добавят в Алтиум.
Също е задължително близо до всеки сигнален преход (via) да има поне един преход земя.
Алтиум има такова правило в секцията High Speed/Return Path.
Там също е и задължителното за high speed правило да няма прекъсвания на земята под сигналната линия (Continuous Return path).

Или си изпуснал едната нула или темата е за раздел хумор. На 200 мегахерца какво изравняване какви 5 лева. Допуска ти е в сантиметри, не микрони. Ако кажеш ДДР3-4 разбирам. Но за тези ниски честоти да опроводяваш с такива тънки писти не е добра идея. Драйверите на чиповете нямат толкоз ток и фронтовете ти ще са гадни. Не че му дреме на някой защото имаш цялото време на света фронта да се вдигне преди някой друг по шината да се сети да го чете.
И изравняването само по дължина не е добра идея защото на външен и вътрешен слой сигналите вървят с различна скорост. (това за по-бързи платки)

Не е само лично за теб, ами си е точно така. ама изписах един роман, та забравих да го спомена и да му предложа 10 слойна платка, за да запази striplines чисти, в трети и осми слой например. И няма да има нужда от слепи вии. А пък не ми е ясно, защо са вкарани диференциалните двойки на вътрешните слоеве, а не на външните. Така и 3 милса писти няма да са нужни.

al_at - благодаря за хинтовете. Не съм обръщал внимание на тези опции - High Speed/Return Path и Continuous Return path. Аз си спазвам втората, ама не знаех, че си има опция да я следи автоматично.

al_at, и аз благодаря за съветите за Алтиум.

Ще махна диференциалните двойки от вътрешните слоеве. Слой 3 е за бавни сигнали.

Аз нямам много опит с многослойни платки, но просто да спомена, че между различни изчисления и реално произведена платка има много голяма разлика. След като производителят е дал стек, който може да произведе и (предполагам) някакви ориентировъчни размери на присти спрямо импеданс, аз бих ти препоръчал да се придържаш към тях. Вече след като е произведен прототипа и измериш и има някакво отклонение, чак тогава да пристъпиш към корекция. Защото сухите сметки са 1, обаче реалността друго. Не споменаваш да имаш някакви сериозни сериозни компоненти или поне аз оставам с впечатление, че няма нещо кой знае колко чувствително. Да ти споделя собствен опит - правил съм 8-слойна платка с 2 плочки DDR3, Zynq FPGA, 1Gb Ethernet. Платката е произведена от jlcpcb и всичко работи на 6 за моята камбанария. Тестовете на паметта бих казал, че са отлични. Не съм мерил реални импеданси - не ми трябва. Дали има какво още да се желае - ДА, но не е необходимо. Върши си работата перфектно. Даже микровии не съм използвал, мисля че и на теб не ти трябват. Всичко е в правилното опроводяване и опит от твоя страна. Не мисля, че калкулациите, които правиш със софтуер са от кой знае какво значение. Вкарай стека, които си избрал и остави Алтиума да ти смята нещата спрямо него(дори отклоненията, които ти излизат, да са извън норма). Нека програмата да смята закъсненията спрямо реалния стек, а не според някакви твои балонни сметки. Производителят знае най-добре какво се получава. Постарай се повече с опроводяването, от колкото да разтягаш лукуми тип кой софтуер е по-добър, кой по-добре смята и т. н. Спази всички предписания за чиповете, които си сложил и трябва да нямаш проблеми.... Колкото до това дали да е 10 слойна платката, зависи какво точно има на нея. Конкретно, когато трябва да изравняваш група сигнали по закъснение, първо трябва да си въвел вътрешното закъснение на самия пин и да правиш еднакви преходи за всички сигнали(ако си напреднал може и това ама не ти го препоръчвам, трябва много добре да знаеш какво правиш). Това от своя страна ще те принуди да имаш определен брой сигнални слоеве, за да стане работа.
Поздрави!

ПП: Аз не знам как се опроводява РАМ без да има диференциални двойки по вътрешните слоеве. Без да се обиждате! Просто ако се спазва правилото за еднакви преходи, няма как да стане! Аз лично не съм толкова опитен, че да опитам да пусна диференциалните само на бот, а информационните вътре. Просто самото закъснение във вията е проблемно, защото зависи от размера на вията и от дължината и. И производителите не дават информация за такива неща(или аз не съм срещал). Та ако го можете ОК!

Ами и е така и не е така. Относно импеданса, ако имаш точните параметри на стекъпа, особенно ако работиш с материали за целта а не просто някакъв препег и някакъв кор, това което калкулатора ще сметне е доста близо до реалността, не говоря изобщо за калкулатора на Алтиум. Да в импеданса са възможни малки отклонения, но те не са толкова съществени особенно при памети, тък говоря за относителна грешка еднаква зацялата платка. По отношение на закъсненията читав SI симулатор дава резултати много близки да реалността и може да му се вярвя по-отношение integrity. Интегритито е нещо относително, не е толкова важно дали закъснява защото той закъснява, а да закъсняват еднакво, и тук симулациите вършат чудеса стига да имаш достъп до правилният софт. Въпроса при симулацията обаче не е само в платката, там трябва да имаш и коректен ибис модел и да имаш читава спецификация на чипа, защот в тоя чип има жици които не са еднакви.
Преходите са друга бира, особенно при малки такива може да имаш значителни толеранси в медта в зависимост от разположението им както и производственият процес, но ако минимизираш преходите проблемът не е толкова сериозен. При преходите е важно да имаш return path, дали е диференциален или не, няма знаeчeие.
А за физически тестове това е най-добрият вариант, ако обаче е обозрим за у-вото което проектираш. В смисъл, винаги правиш такъв тест, просто трбява да си сигурен че имаш всички възможни комбинации които очакваш да се случат, което ако вкараш и производствени толеранси е малко трудно, а симулацията може да насмята много неща, естествено това иска и много време да се насмята.

DDR сигналите се опроводяват във вътрешните слоеве, определени за това. Мисля, че това е ясно. Това за DDR паметта са DQS и CLK. Ако са 3 милса, много малко ми се вижда, но това е заради избрания стек. Аз бих го съставил по друг начин. Всички останали диференциални двойки (УСБ, Етернет) - задължително на външни слоеве и без преходи.

Тони, не съм съгласен. Ако беше прав и всичко можеше да се калкулира нямаше да се интересуваме от стековете и предполагаемите ширини на пистите, които дават производителите. Съгласен съм, че такива калкулатори могат да дадът някакви добри резултати, НО ако платката е изградена правилно. Ако не са правени някакви сложни гимнастики - да се изравняват сигнали на различни слоеве с различен брой преходи и т. н. И отново мисля че мнението на производителя е ключово - правили са вече такива платки, вероятно са мерили и би трябвало да имат представа кога докарват най-близки до необходмите параметри. Просто няма перфектни производста - винаги има допуски (+/-)...