Здравейте! За първи път опроводявам РАМ (DDR3L). Имам 2 плочки, а избраната топология е fly-by. Пистите тръгват от FPGA и стигат до първата плочка. Избрал съм 6ти слой, като всички писти слизат на 6ти слой и после се качват на първи, за да избегна разминаване в самите вии(еднакви преходи). От виите, които се качват към първата плочка, на 3ти слой тръгват пистите към 2рата плочка рам. Можете да погледнете на снимките. Дал съм ги слой по слой, че става каша.





Въпросът ми е следния. Както съм отбелязал със стелки, някой от пистите свързващи рамта с вията към 6ти слой са по-отдалечени от пада на плочката. При това положение, когато изравнявам закъсненията как се процедира? Гледам закъснението от FPGA до втората плочка без да броя това в пистата до първата плочка(отбелязано с жълта стрелка) или смятам цялото закъснение?

След втората плочка трябва да поставя терминаторите, но отново виите ще са на различно разстояние. Трябва ли да взема някакви мерки да изравня последните писти до терминаторите спрямо последната плочка?

В чаршафите пише, че трябва да опроводя клоковете да са по-дълги от останалите писти. Тук дължината ли гледам или закъснението? С колко повече трябва да бъде?!
Благодаря!
ПП: Ако имате други препоръки ще се радвам да ги чуя!

Като рутех такова нещо за първи и последен път, ползвах този АН:
https://resources.altium.com/p/fly-topo ... dr4-memory
Спазвах прости правила:
ФПГА до памет 1, един вътрешен слой за DQS сигналите, по две вии за всеки сигнал. Изравнявам дължините им от пин до пин, не от резистор до пин.
ФПГА до памет 2, друг вътрешен слой за DQS сигналите, по две вии за всеки сигнал. Изравнявам дължините им от пин до пин.
Клока се опроводява според топологията, колкото може, по-къс. При fly by е логично да е по-дълъг.Спазват се импеданси на писти и вии. ADDR не съм изравнявал.

Ето едно доста интересно (поне за мен) четиво, което засяга и тази тема (струва си да се прочете цялото, ако човек се интересува от Embedded Linux и свързаните с него хардуер и софтуер).

https://jaycarlson.net/embedded-linux/

Иначе информация за рутене в нета колкото щеш - добрата новина е, че до DDR3 дявола не е толкова черен колкото изглежда, нагоре вече нещата стават доста по-неприятни (едно време така разправяха за до DDR2 )

Успех!

Ако може аз да вметна...
Как пък точно 6ти слой избра?
Да ти кажа ако избереш първи слой( или слоя на който е цпу-то и рама или сокетите за рама), шансовете да го докараш до работеща платка са повече от 90%.
За вътрешни слоеве или последният(на всякъде където имаш проходни отвори и микрострип линии вероятността да го докараш до работещ дизайн отнпървите няколко пъти е по малко от 50%....
Погледни няколко платки дъна на пц, или на SoM еднобордови компютри (тип на малинката, или на олимекс), че и на някои фпга има дизайн файловете в нетя....
Може да се обзаложим, че на повечето пцб дизайнера е избрал първи слой точно с идеята да си намали ядовете от мачване на дължини и импеданси на линиите по вътрешните слоеве... това е инза рама, и за усб3, и за някоиот гигабитовите етернети....

Точно него четох, преди да почна дизайна с паметите и опроводяяването. Мисля, чe преди 4-5 години ми попадна, и оттогава ми е в bookmarks, също го препоръчвам на всички, които искат да почнат с Linux hardware. Но относно самото опроводяване на DDR поизчетох доста статийки след това, най-ми допаднаха тези на Алтиум. Няколко са по темата, има и филмчета в тубата.



На мен всичко ми тръгна от първия прототип, а избрах вътрешни слоеве. Говоря за 2 по DDR4 към SoC. В последващите ревизии опроводяването на паметите изобщо не съм го пипал. Устройството си работи вече на 4 континента без проблеми. Но спазвах стриктно "корана" при опроводяването - сметнат и заложен като design rules импеданс на линиите, същото и за vias, изравняването на пистите го правих с Xsignals и включването на импедансите на vias по линията в Алтиум, което е много удобно. При КиКад такива лиготийки все още няма. Но пък сметките, които Алтиум ми дава за импедансите са много грешни. Различават се от тези, сметнати на Saturn PCB, както и от тези, които производителя на платката ми дава. Затова винаги ползвам външни сметки. Освен това, вече писах горе - за да не стават инфекции, всеки DQS сигнал трябва да е идентичен на другите като брой на преходи, защото ако са с различни vias всичко това трябва да се предвиди при изравняването.

Абе като почнеш да гониш пикосекундите самият производствен процес започва да ебава вите. Дори близки вии не са еднакви, от тук по-малко вии, по малко неизвестни. Тук идва момента колко е читава фабриката.

Няма как да стане тази работа със Zynq. Ако си използвал Спартан, там пиновете можеш да ги избереш като следваш правилата и използваш Вивадото. При Zynq имаш предварително зададени пинове. Не може да ги сменяш и няма как да изкарам от четвърти ред сигнал на топ-а... Реално бяха на 3ти ама не знам за кой път го рутирам това... Обърни внимание на втората снимка. Има 2 групи (горен и долен ляв ъгъл), които стават да се рутират на топ. И съответно това съм направил.

Това с платкаджийницата е отделна тема. Аз искам да съм се постарал да направя всичко, както трябва.

То няма как платката да не тръгне ако няма объркани пинове. Въпросът е какви скорости поддържа.

А това прочете ли го:
https://fpga.eetrend.com/files-eetrend- ... 00-pcb.pdf
Това, което те интересува е от страница 59 нататък. Има изискване на максимална дължина на пътеките с и без гардбанд. Мухата е прав, не можеш да прекарваш бързи сигнали през вии, камо ли дълбоки, има изискване към виите и т.н. Аз съм лицензиран партньор на Xilinx и като такъв имам задължителни тренинги всяка година, миналата година имах такъв за топологията специално за DDR-и и други високо скоростни интерфейси, за съжаление тия четива са достъпни само през партньорския портал на AMD, ще погледна днес дали не мога да направя някой скрийншот.

Да, този гайд следвах и него исках да постна вчера, но не го намерих бързо. На телефона ми е трудно и екранчето ми е малко. А и бях на жега над 35°C, не можех да влизам във водата, и точно тогава ми и прилоша, главно заради кафетата. Затова и постнах статйката на Зак от Алтиум. Всъщност въпросът на Стоянов беше за концепцията и основните правила. Затова намирам тази статия за добър стартъп.
Далеч съм от мисълта, че Мухата казва нещо неправилно. Звучи единствено и само логично да се ползват писти без вии на външен слой. И като импедансни изисквания е по-лесно. Но дизайна на платката изключваше тази опция. Не само че нямаше място, но и по други причини.
На мен ми беше за първи път да рутя DDR4 и SoC, затова, както пак каза Стоянов - исках да направя нещата възможно най-правилно. Аз съм опитен в силовата електроника и съответната схемотехника и PCB Layout, изолационни изисквания, стандартите за тях и т.н., но high speed дотогава сериозно не бях рутил. Този guide на Xilinx го изчетох целия, някои секции по няколко пъти. Спазвал съм импедансите, изравняванията, дължината на пистите според таблиците, подреждах многократно паметите и големия чип, преди да почна да рутя. И естесвено, започнах именно с този интерфейс и всички други нетове и захранвания бяха второстепенни. Търсех оптимум като разположение на чиповете и спрямо сигналите на Zynq, които, както за трети път ще спомена Стоянов - не могат да се променят. И относно виите - коментирах този въпрос директно с Xilinx, защото още от началото мислехме как да ги елиминираме, и ако не е възможно - по колко на писта и в кои слоеве да ползваме. И Xilinx обясняваха за изисквания към виите - минимален диаметър, дълбочина, импеданс, брой вии на сигнал... Получих зелена светлина да го дизайнвам и рутя така, после и layout-a дискутирах с тях. Факт е, че платките работят вече 4 години и нямаме върната заради проблем с DDR. На каква честота ги клатят, не знам. Трябва да питам софтуерджиите.
Информацията, която постна е изключително интересна. Сега въпросът е - колко от тази информация можеш да споделиш с нас, легално?

Това за слайдовете от трейнинга не мисля че е нещо секретно, не виждам нищо нередно да постна материалите. Има тест накрая но не поствам нищо от там.

общите правила са си общи - нещо като 'мийте ги тия работи', 'не пийте вода от локвите', 'не минавайте с тротинетка пред джипове' и подобни.
дават насоки какви базови глупости да не се правят, а не дават гаранция, че като ги спазиш, всичко ще е ток и жица. (дори да си миеш редовно ръцете, това не ти гарантира, че няма да ти падне тухла на главата )

по принцип изравняването трябва да е по време, и по-точно да си нейде около средата на прозореца и да нямаш сламки около 'окото'. както е отбелязал юнака, това е компромис между прозорец и овершутове. последното пък зависи и от това колко ти е кораво DRAM захранването, къде са му нулите в бодè-то и т.н.
валидна е post route симулацията. хубаво е да се отчита и дрейфа на температурата.
отделна бира е кростолка, токова/мощностна симулация, температурна.
за съжаление, дори HL не отчита особености по захранванията при bit-bang симулация. до някаква версия преди десетина години не хващаше и прекъснати плейнове.
нямам никаква идея как е при другите симулатори.

екстремни техники като микровиата и бакдрил са приложими, само ако цената на платката е на порядък по-ниска от цената на чиповете (чип за $1000 е нормално да го слошиш на платка за $100). тиража също е важен, както и дали ви правят платките на pool или си е индивидуално за вас.
слагайте си купони! чесането по тиквата след това заема много повече време.

честотите са важни за подхода при рутенето. едно е на 400/800, съвсем друго е на 2400.
при различни дължини на бърстовете понякога се получават любопитни резултати. не случайно е обратно пропорционална на 'модерността' на поколението.

не трябва да се забравя и термалния дрейф на цялото устройство. вътрешните терминации (ODT) на повечето чиплета са с ТК поне 500ppm.
наличието на (неуправляем) DRAM контролер помага при нормална експлоатация, но понякога пречи.
в този смисъл FPGA предлага известна гъвкавост, стига да можеш да се заровиш толкова на дълбоко.

да, може би може да се изрути DDR за 4 часа (на МР1х). но после ти трябват седмици, за да си сигурен, че това ще работи в зададения температурен диапазон, особено ако е 'по-така' (примерно -40С..+105С)

и... накрая всичко работи, но се 'виждаш' на ЕМС-то. седиш с празен поглед и душа и тъпо гледаш в екрана на рисивъра...

Имам някакви спомени, не знам доколко може да им се вярва щото с цинкове се занимавах преди 15г и то не с платки... Но ми се върти в главата, че имаше някаква разлика между цинкове със сердеци и без такива. Тия със сердеците бяха с малко повече екстри като закъснителни линии на пиновете и това позволяваше да компенсираш някои от пистите. Но се правеха някакви калибрации ала-бала...
Не помня вече подробности, само казвам да се чете внимателно щото информацията беше вкарана между редовете.

Прости техники също помагат като teardrops и blind vias - не са толкова скъпи вече

хммм...
вкара ме в мисли. как това влияе на промяната в импеданса?
в HL можеш да задаваш само името на падстака. teardrops са просто чертички/завойчета в гербера, нямат отношение към самия нет. дори ги правя в друг слой, да мога да ги изключвам масово.
към механичната стабилност и толеранса на центриране на отвора - да, имат отношение. ама не мога да съобразя какво е влиянието върху импеданса.