Начи копаме един проект с зинка, като архитектурата най-общо е следната - някакъв DDR споделен между APU (4 x Cortex-A53), RPU (2 x Cortex-R5) и програмируемата логика - PL.
Значи логически APU и RPU формират PS, процесинг системата.
На няколко места в документацията се споменава, че PS и PL са така свързани че кеш кохерентността се поддържа хардуерно, същото пише и за APU<-->PL, но то всъщност APU е част от PS. Но от документацията не ми става категорично ясно каква е свързаността между APU и RPU, т.е. дали или не се поддържа кохерентността на кеша.
Или с други думи трябва ли общия между тях споделен мемори регион да е конфигуриран като не кеширан или няма проблем да е кеширан.

въпроса ти май може да се реши само експериментално...

по принцип кешовете са към ядрата на процесорите и обслужват само тях, когато работят с памети с неравномерен достъп. примерно - ползва бъсрстове на DDR. от тази гледна точка, след кеша (към условния бъс, мукс или транспорт, както там го наричат, данните вече трябва да са кохерентни.

както и да е, това май не е хардуерен въпрос, така че дали трябва региона да не е кеширан, ще си проличи бързо. предполагам и в малкия цинк логиката ще е същата, може би за него ще има повече документация.

ми аз така го разбирам...
За малките казват че имат само L1 кеш, който имал snoop контрол демек промените хардуерно се разнасят от/към него. По-големите прасета си имат индивидуални L1 но общ L2 като също се синхронизират помежду си хардуерно.
На по-горно ниво пък L1 на малките и общия L2 на големите са вързани към кеш кохерентни портове, логиката, както и графиката също са на кохерентни портове, така че изглежда сякаш да няма разминавания, ама знаеш ли...
btw четох разликите с малкия цинк и една от тях е че L2 кеша не можел да се заключва вече. Това не го разбрах, но предполагам че са резнали контрола, т.е. кеша сам си решава кое колко да държи. Не може софтуерно ти да кажеш "ей тва искам да стои кеширано"..

Мдаа, тези клъстъри ги спрягат като ултимативното решение на всички проблеми свързани с нарастващата сложност на хардуера. Тази година видях поне 10-ина големи проекта, които са real-time, а архитектурата им е на принципа L1/L2/DDR...