E, как няма да се пробваш!
Две три брадясвания още.

я дай точните парт номера да ги видя какви терминации ще са подходящи.
също ориентировъчна дължина на жиците ми тярбва и конкретни мегахерци.

Линиите са 35мм, изравнени до 0.01мм (според Altium ). Конкретно контролните са с по 2 вии 0.25мм с ринг 5милса. Пистите са 5 милса.
FPGA-то е XC6SLX9-2FTG256I
Паметта е MT47H128M16RT-25E IT:C

Ще върви на 266(по-скоро) или 333Mhz(надали).

oх... ти кога мина на спартан-6
и що не сложи DDR3 ми се мъчиш с двойка. дълги бърстове ли планираш?

мислех, че симулацията ще е по-лесна, ама - не. ще ми трябва повечко (свободно) време.
първо трябва да му прочета контролера. намерих само пример за DDR3, има ли някой документ за спартан-6 + DDR2, че да намериш вече нещо на сайта им ти трябва ловджиско куче.

мисля да погледнеш
от стр.30 надолу до стр.46
http://www.nxp.com/files/training_pdf/VFTF09_AN111.pdf
и
от конкуреницията
http://www.datasheetarchive.com/dl/2133 ... pcb+layout

и най-накрая
http://www.xilinx.com/support/answers/34544.html
и всичките линккове от страницата

и ще успееш сигурен съм

Щото по-малко крака, уж. Така като гледам сега пакета обаче, може и да го рутна на DDR3 без почти никакъв зор. Някакви електрически предимства ли има? Четох по диагонал чаршафи на едното и другото и съществена разлика не забелязах.


За FPGA-то ibis модели има SSTL_18 се води изхода. За паметта не съм търсил. Какво повече трябва, да се опитам да го изровя? Аз се пробвах да подкарам симулации в Altium-а, ама нещо удрям на камък засега - нито вдявам къде да му набутам моделите, нито как да му сетна честотата - показва ми някакви простотии на 2.5V в момента, нямащи нищо общо с реалността.

За терминацията - ето това имах предвид:


Друга паралелна не мога да набухам - няма как да докарам Vtt до нея заради 4-те слоя.

Поредна чуденка - понеже рутя DDR3 в момента, гледам имат екстрата Dynamic ODT. Ако я използвам следва ли че може и да не рутя ODT сигнала от FPGA-то до паметта?

Естествено в момента се ровичкам дали мога да кажа на MCB-то да напиле в MR2 регистъра квото трябва, щото в докИментацията на Xilinx нищо не намирам по въпроса, та ровичкам по сорсовете, генерирани от Core Generator-а дали някъде има зададено какво де пише в MR2.

спарки,
ВСЯКА линия на тези честоти требва да се терминира. в този смисъл, няма шанс да не ползваш ODT, освен ако не искаш да правиш външна с резистори. в DDR2 имаше известна неопределеност за терминацията на данните, защото по принцип терминацията се прави в края на линията (при условния приемник). в DDR3 c ODT тоя проблем се решава много елегантно, като паметта терминира при запис, а контролера при четене. стойността в MR за без терминация се ползва когато имаш повече от един чип и трябва да се съобрази как е разклонен физически бъса и да терминираш само на правилните местта. затова и има 1, 1/2 и 1/4 стойности. но това не е твоя случай, ти задължително трябва да го ползваш.

обърни внимания дали паметта ти е с един или с два кристала. във втория случай имаш по още едини ODT, CKE (терминиран с 10к на земя) и CS сигнали.

внимавай с 240-омовия резистор на ZQ пада. трябва да е поне 1% и да са еднакви на паметта и на контролера. ако го промениш, може до известна степен да компенсираш дефект на платката в импедансен смисъл.

на практика, с DDR3 ти трябва терминация с резистори само на клоковете (пак в далечния край)

обърни внимание на Vref-а. аз съм го правил само през LDO, което така или иначе го има в PMIC-а за контролера, и е специално за това - нисък изходен импеданс, ниск шум и т.н. има си дори регистри за сетване. една обща жица с по един кондензатор. не съм се мъчил да съобразявам в каква ситуация би потрябвало разделения Vref за адреси и данни. но предполагам, че за 1 чип памет ще мине и номера с резисторния делител и кондензаторите. само трябва да е нискоомен, най-много 1к

колкото до това, кой инициализира MR регистрите... ами винаги се предполага, че имаш някакво контролерче, което да ги налее, и не само тези регистри. нямам идея как става в 'голо канче'

Ъъъ, чакай сега.... DDR2 си има ODT. DDR1 няма. При DDR2 обаче се пуска само с ODT сигнала. При DDR3 са добавили Dynamic ODT, което даже при изключен "обикновен ODT" включва Dynamic ODT терминацията при засичане на WR команда, или поне това вдянах от четенето снощи. Съответно при активиран ODT сигнал пуска една терминация, а при засичане на WR пуска друга и я спира след приключване на писането.

В чаршафа на Micron пише:


Spartan 6 мемори контролера поддръжва само един единствен чип. Няма дори CS сигнал изведен. Паметта е MT41J128M16. До колкото не се подържа и Write Leveling, ако чета правилно, би трябвало тоя сценарий да работи точно при моя случай - ODT перманентно вързано пъм захранване, дизейбълнато през MR1 регистъра, и Dynamic ODT енейбълнато през MR2 регистъра. Контролера си има опция какво да записва в MR2 по въпроса - добавена е по-късно, след отговора във форумите на Xilinx, който ме заблуди че чудото не се поддържа.

Не съм си и помислял да минавам без ODT на DQ-тата.

Относно терминацията на клоците, както го разбирам - външна терминация иска само главния клок. Клоците за данните се терминират през същото ODT динамично. Правилно ли съм разбрал?



Контролера ги инициализира. Конкретно опциите за ODT и Dynamic ODT се задават при синтезиса на ядрото. Могат да се сменят през сорсовете, не знам дали могат да се сменят по време на работа на FPGA-то, но не е и нужно.

Всичкия напън е защото ODT крачето при DDR3 е на много шибано място за рутене, отнесено към крачето на FPGA-то.

така е, както си го разбрал, но само за данните.
адресите и другите контролни сигнали при DDR2 са нетерменирани. при DDR3 и те вече са вътрешно терминирани. и ако имаш няколко чипа, трябва да се съобразява на кой трябва да се включи и по кое време.

при един чип, вероятно ще стане и с екстермната технология ODT на паметта да е винаги включено, едва ли ти пука за по-големия ток и греене. но не съм го пробвал. затова все пак сложи едно съпротивление, а пада на FPGA-то го вържи към една VIA, ако нещо не тръгне да му опънеш жица. това е бавен сигнал и би трябвало да не се шашне от 3см жица.

Сигурен ли си в това? Никъде не намирам инфо по въпроса, а изчетох сигурно към 10-ина документа по въпроса вече.

Четейки това:
https://www.micron.com/~/media/document ... design.pdf

Стигам до извода че в моя случай без външна терминация най-вероятно няма да има грижи, но да предвидя серийна за адреснните и контролните сигнали, сложена близо до FPGA-то, не ми е никакъв проблем. 20 омова такава ще мачне импеданса на драйвера към линията (по груби сметки при препрег 2116 импеданса е малко над 60 ома), което би трябвало да поугаси в достатъчна степен всичко. Като се има предвид че ще я клоча на 333 или 400 Mhz максимум (щото FPGA-то толкова си може), а вътрешната терминация на данните също ще сложа на 60 ома, и откъм FPGA-то и откъм DDR3-то. Това би трябвало да ми реши грижите с терминациите?



Така и ще направя. Питал съм и в Xilinx форума, да ги видим кво ще кажат по въпроса.

Остана ми да изрутя само CKE сигнала, че и него са го преместили на терсене място, и започвам да изравнявам и да мисля плейнове, щракалки, и конектори.

Done. Взе ми здравенцето това DDR3. Хич не е правено за 4-слойка.


От тук нататък е лесно.