HCL, колко клок домейна има вътре?
Вие все още се борите да разделите дали е layout (crosstalk/ground bounce/etc) или design (race/metastability/etc) проблем, доколкото разбирам от диагонален поглед?

Ние имахме подобни проблеми, и с рентген доказахме на платкаджиите че са омазали платката и то по много идиотски начин, сменили са подредбата на два от вътрешните слоеве - електрически всичко е вярно, но на ВЧ нещо се осираше, да не говорим, че като се загрееше платката и прекъсваше нещо по вътрешен .... така че нашия СТ скан(3Д рентген) си е много полезен.

HCL, докъде го докара, решихте ли проблема?

Моля да ме извините за закъснелия отговор. Бяхме за седмица при клиента, 10 експерта на място и още десетки работещи на втора линия по този проблем. Мероприятието струваше около 200к, но успяхме да разрешим проблема.

Причината беше race condition в логиката на power manager-a, което водеше до заявката на Vlow вместо Vmed в момента на излизане от режим на дълбок сън. По тази причина за период от 100 us чипът работеше на по-ниско напрежение отколкото се изисква за съответните честоти. Това от своя страна предизвикваше промяната на единичен бит, което водеше до десинхронизиране на два такта, което пък объркваше бъса. И това разбира се само при някой чипове и в условие на пълнолуние.

Коварността на мотиката се състоеше в това, че всички статус регистри репортваха правилното напрежение. Ако по едната случайност не бяхме попаднали на разлика в два полеви теста можеше да ни отнеме седмици преди да бяхме решили да търсим там. За наше щастие, и това на клиента успяхме да намерим софтуерно решение, без негативи.

Честито че сте го хванали накрая.