Клок веригите са си капризно нещо и често могат да те изненадат. Аз не съм наясно с причините, имам само разни предположения. Типичната ситуация е когато на входа има клок с незначителен дефект, даже може и да е в норма, обаче след разклоняване по два пътя се получават два сигнала с много сериозна разлика. Едно възможно обяснение е ако има разлика в самите вериги, примерно ако транзисторите са с различни прагове и/или усилване. Тогава при лека чупка в клока едната верига може да регистрира фронт много по-рано или по-късно спрямо другата.
При фпга има такива разлики между клок веригите и тия за данни. Макар че там компилаторите яко пищят ако се опиташ да прекараш един и същ сигнал и като клок и като данни. Трудно се получава случайна грешка, освен ако не излъжеш компилатора.
Друга ситуация е с пускането на клок по платка. Обикновено клок драйверите са по-слабички и всичко се съгласува така че сигналът да изглежда малксимално близко до синосуида. Така е най-опимално и от към излъчване и от към други страни, обаче така сигналът има възможно най-полегат фронт и е силно желателно да се буферира преди да се разклонява щото в тоя си вид малки ралики в праговете може да доведат до големи разлики във фазите...

Ицо, тактовият делител е по-скоро clock gate, който нулира всяка втора, трета и т.н. позитивна фаза на клока, според конфигурацията. Честотата на която работи е 312 Мхц, следователно на изхода му излизат 156, 78... Mhz с 25, 12.5... % duty cycle.

А гърменето се изразява в това, че ако единият от делителите започне да маскира от 1-та фаза, а другият от 2-рата, те вече не са синхронни и си трябва синхронизиране, което не е предвидено, понеже логиката е така писана, че винаги да са синхронни, т.е. и двата да почват да маскират/гейтват от една и съща фаза.

miro_atc, гледахме балансирането на клок мрежата, особено поради факта че разстоянието между делителите е значително, но както буферирането, така и баланса са добре направени. Но пък по всичко изглежда, че наистина там някъде е проблемът.

както го рабирам проблема е:
- имате общ клок (PLL)
- от него тръгва дърво, от което правите локални (не глобални) фази за различни части на чипа
- фазите са с малък делител (да кажем до 10)
- получавате голям джитер в някои фазови генератори, в резултат се застъпват фазите в различни области

- пробвахте ли с кораво лаб захранване (ама много кораво, поне 2 квадранта)
- фазите излизат ли по крака, и ако не достъпни ли са на падове на кристала да ги мернете на гол бондиран кристал

като правило почти всички джитер проблеми идват по захранването. токов спектър ще е трудно да премерите, но поне напрежителен?
кофти спойка (резистивно) не вярвам да повлияе, по-скоро индуктивно. и то не на кой да е пин, а тези, които хранят генераторите и делителите. вижте със спектрален анализатор какво се случва точно върху тези пинове при въпросния дроп в захранването. предполагам, че имате ферити и малки пикофаради по тях, просто пробвайте с други модели мъниста и кондензатори. ако може премерете честотните характеристики на тези компоненти и ги сравнете с вашите честоти къде седят.

хм.. в моята ситуация разрешението на фифото, което е изработено от фронт на клока изпреварваше клока и за фифото изглеждаше като че ли разрешено един клок по-рано. С две думи фифото вижда следствието преди причината...
В твоята ситуация управляващите сигнали също трябва да са синхронни спрямо клока, който гейтват. Иначе е въпрос на тото да тръгнат едновременно. И както го обясняваш поне единия от делителите ти изглежда като че вижда разрешението дето е изработено по фронта преди да види същия този фронт... Както казах странна работа са тия вериги

ДедоБоре, разбрал си проблема много точно. В момента не ни е позволено да пипаме нищо по платката, но от утре най-вероятно няма да е така и първото което ще направим ще е да сменим батерията със солидно захранване. Някой ден на по бира ще те помоля да ми разясниш защо дву-квадрантното захранване е по-добро. Доколкото разбирам, разликата е в това че то може да поемат ток върнат от товара без да реагира. Обаче ние не очакваме чипа да връща нещо, или?

Предложението с LC-резонантите звучи интересно. Още повече, че преди 2-3 месеца имахме проблем със съседен чип, който по магически начин изчезна след като премахнахме един индуктивен елемент. Така и никой не успя да обясни с каква цел са го добавили към тази ревизия на платката.

miro_atc, точно така изглежда. И най-глупавото е, че имаме решение на проблема което е доказано, че работи на практика - просто изключваме делителите. Загубената енергия е минимална на фона на общия разход на чипа. Но става въпрос за масова продукция и клиентът няма да го приеме като решение, докато не го докажем 100%. А как се доказва подобно нещо. Накрая ще шлайфаме чипа на платката на клиента и ще мерим клок-а директно както спомена ДедоБоре

ами тая материя по принцип е нещо средно между черна магия и вуду ритуал с елементи на окултизъм и сатанинство
нАуката малко закъснява с обяснение на явленията, затова се хвърля боб. е, и опита помага - като настипиш 20 пъти мотиката и почваш да се сещаш за цицините и къде си ги получил. но и това не става по рецептурник...

по принцип х-вадрантните захранвания се проектират по-сериозно, вземат се много мерки за шум, резонанси, обратните връзки обикновено имат и разни настройки. боде-диаграмите изглеждат по-разбираеми, няма големи хоризонтални участъци, особено на фазовата картинка. затова, за да елиминираш съмнения в локалното захранване на чипа, го храниш с кораво захранване, внимаваш къде са нулите на диаграмите и чесането на тиквата може да е само половин кутия цигари.

ако някъде по сигналите има овер- или ъндер-шутове, те директно влизат през клампите в захранванията. на колко волта се в цифровата част? плюс много късия момент на превключване транзисторите на винтила. те са малки, но при милион цъкащи неща, много от тях синхронно? затова просто мерене на спектъра може да ви насочи къде в тревата са мотиките. няма да ги определите точно, но сменяйки честоти и сравнение на спектрите ще се насочите поне към квадратчето от блоковата схема. може би...

всичко това вероятно изглежда наред на симулация (ако не е тайна, с какво ситезирате и симулирате?) но щом се случва в реалния живот, значи или нещо не е наред в симулацията (поговорете с някой разбирач по-навътре в отдела на производителя, не със съпорт или търговец), или пък е някакво космическо събитие. а вие май нямате време в момента.

N6700 с подходящи за вашия случай модули ще потвърди или разсее съмненията, но трябва да запоите дебели усукани жици директно на падовете на чипа. да, малко е оверкил уреда, това е по-скоро SMU, а не захранване, но ако се занимавате с дялкане на силикон така или иначе трябва да имате подобно нещо в шкафа. и по-прости модели ще свършат работа, ама не ви знам захранванията и сикуенсите.

HCL, само някой по-наясно с топологии и ниско ниво на чиповете може да ти обясни как стават тия чудеса. И на мен ми е било любопитно. Принципно в една клок верига може да имаш милиони тригери, но едва ли има и една двойка която да щрака в абсолютно един и същ момент. Въпреки това компилаторите измислят такова рутиране, че каквато и да е разликата между фронтовете между кои да е два тригера винаги тя е по-малка от пътя на сигналите до тях. Така никога в стандартна конфигурация няма как следствието да изпревари причината си. Никога.
Ако омешаш клок и данни, обаче това се случва и то се случва с някаква шибана вероятност дето не знам от какво зависи... Знам само че не бива да се синтезира такава логика или ако се налага поне при фпга-та си има примитиви за клок гейтове и т.н. с които може да се правят подобни гимнастики.

До колкото разбрах, се влиза в даден момент в резонанс (един вид). При ниска температура се появява по често, при висока цъка по добре. Едва ли е от захранването но може да вкарва допълнителни смущения. Спомена за батерия, за пробата сложи по мощна. Само като идея. Тука не става въпрос кой влязал първи и кой излязъл а за наслагване на честота а защо не и хармоник. Както Дедо писа постави пръстенчета където е възможно.

Дай малко повече подробности за този клок - как се генерира , PLL ли е, в чипа ли е или външен , имаш ли достъп до него, т.е. можеш ли да го измериш, а също и можеш ли да тестваш с друг клок.

Например да видиш проблема задълбочава ли се, като се вдигне честотата или не зависи от честотата на клока?

С малко закъснение, но се наложи да летя до щатите заради този проблем и от няколко дена буквално живея в едно мазе с дружина умни глави. До къде го докарахме - успяхме да докаже, че ако един опеделен сигнал клекне от 1 до 0 за няколко нано секунди, това би предизвикало проблемите които наблюдаваме. Сега остава само да намерим защо кляка този сигнал Crosstalk анализата изглежда чиста, без каквито и да е агресори наблизо. Това което знаем е, че проблемът се появява когато удвоим честотата на една част от чипа в момент когато има много ниска активност (idle mode).

ДедоБоре, цифровата част е на 850-1000mV, в зависимо от сценария и честоите, които са необходими да го обслужат. За синетза и симулация използваме DC и VCS на Synopsys.

Ицо, клокът се генерира от вътрешно PLL и не може да се смени. Нямаме достъп до него и освен това минава през редица функционални делители преди да стигне до AHB bridge-а.

ike, няма зависимост от честотата на клока, но има такава от нейната промяна. Т.е. на 156Mhz сме добре, на 312 също, но когато сменим от 156 на 312 или от 78 на 156 настъпваме мотиката.

Интересен факт е също така, че когато настроим напрежението на максимум - проблемът се случва по-често. Освен това се случва и по-често при клас 1 у-вата. Тези устройства работят на 30mV по-високи напрежения за да компенсират по-бавния силиций. По-високото напрежение означава по-стръмен фронт на такта, което означава повече crosstalk, както и по-голяма вероятност за hold time violations. Последните ги изключихме въз основа на чистия timing closure. Остава шума, което и най-гадната опция защото принципно е невъзможно да бъде доказано директно влиянието му върху един определен flipflop/сигнал става въпрос за 30 милиона гейта дизайн...

HCL, така както го описваш , много ми прилича на висок фазов шум в клока. Затова те питах дали имаш достъп, не е лошо да го погледнеш със спектрален анализатор. С осцилоскоп едва ли ще видиш проблема.
Като нямаш достъп до PLL-a, поне имаш ли достъп до опорния му генератор? Ако си няма собствен опорен генератор, тогава въпросът е откъде получава клок, за да умножи. Другият въпрос е дали има някакви възможности за смяна на конфигурацията на ПЛЛ-а - колко да умножава и т.н.
Оправянето на такъв проблем ( ако е от него де) хич не е лесна задача. Но като начало бих те посъветвал да добавиш 100-220 uF кондензатор максимално близо до захранващите изводи на PLL-a , ако изобщо са отделни.

баси мотиката сте настъпили...
има ли холдване и ресетване на фазовите делители/генератори, докато сменяте честотата? дали е коректно да се сменя честотата в средата на фазата или при започнат цикъл? щото... ако има много фази, префеч, кеш и фазите се разстроят или гличнат - сещаш се. нямам идея какъв е дизайна, 30М гейта е много за чиста цъкалка, от друга страна, ако има процесор, кучето май не е заровено там. огледайте тази възможност за некохерентност.

наистина трябва да премерите фазовия шум на изхода на PLL-a. дано сте го извадили на пин. от какъв вид е, апропо? VCO? и най-бързите PLL-и заключват за милисекунди, а ти говориш за няколко наносекунди.

доколкото разбирам, дизайна е стандартни клетки, на които сменяте само металните слоеве.
щом сте ограничили проблема до един тригре и няма видими агресори около него, нещо става по захранването. по-стръмния сигнал предполага и по-големи овер/ъндер-шотове, защо не и звънтене. на 0.8V колко е трешхолда? вижте с какво още се храни точно тоя тригер/драйвер, на кой пин му излиза захранването и т.н., както съм писал по-горе. пробвахте ли с кораво външно захранване? вижте и какви са динамичните характеристики на ШИМ-вете на захранването. от една стана не е хубаво да са бързи, но пък бавни ще правят неравности. ако е с DSP въпросния шим има шанс да си поиграете с тези параметри. не че може да излезе заек, ама алтернативата е да хвърлите текушия силикон и да платите нов... да не говорим за загубата на репутация.

idle режима свързан ли е с намалена консумация? ако да - насочете се как я правите. ако спирате захранването, дали се клампира към земя или само се спира 'горе'