Чета тука документацията на една SDRAM. Доколкото разбирам нещата стоят така

Адресните шини са мултиплексирани за ред/колона. Адреса на колоната/реда се записват при положителен фронт на RAS/CAS сигналите.

Това което не разбирам (горе-долу всичо останало):
-защо е необходима организация ред/колона (или поне защо са мултиплексирани адресните шини)
-какъв е интервала за опресняване, колко трае и кой го инициира
-DQM сигнала (доколкото разбрах) маскира изходите (High Z), обаче кой сигнал комутира DQ като вход/изход


...

Мултиплексирани са, за да има по-малко изводи.

@ex-man: това дето казва syscop е така - сметни си колко адресни шини ще ти трябват за да адресираш примерно 8 или 16 мегабайта, било то с 32-битова организация Иначе, не си прав. на СДРАМ-а всичко става по фронт на такта- CLK. Всичко останало са стробове, вярно, но се обработват и те на фронта на CLK. Опресняването има минимален период който се дефинира от производителя, и става по редове - т.е. необходимо е едно опресняване на целия ред за всичките клетки които участват в него. Колко трае - пише в datasheet-а пак; Кой го инициира - обикновено, отвън, с команда (специфична комбинация от RAS, CAS, адреси)
За DQM: Най-точно казано, определя кои от байтовете в думата на паметта участват в текущия цикъл
DQ се комутира синхронно от сигнала WE (разрешението за запис). Синхронно означава, че не се превключва посоката веднага след като промениш WE, a след необходимото количество тактове на CLK (И това го пише в datasheet-a, най-лесно ще разбереш като разгледаш една времедиаграма за запис)

да не си почнал да взривяваш платката?

На път съм Последни приготовления преди рутирането

аз питах ex-man за сируса
той води в обиколките - има готова платка

Предполагам, ако има гърмеж ще се чуе и до тука явно дебъгва мощно СДРАМ

Хехехе, това беше готино .

Не. Още не са дошли чарковете (Petrex се излагат нещо, кака ти Ваня Петрова искаше да доставя, пък сега нещо се бави...). Сега се опитвам да разбера какво съм направил .
А между другото подготвям втората версия, още по-окастрена.

Аха, това е логично да.

Сега ако някой ми обясни и за RAS/CAS latency...

Показва кога ще ти излязат валидни данни на bus-a: CAS latency 2 -> на втория clock след командата READ.