Миро, благодаря за инфото. Това е документа.
Но не ми стана ясно какво значат последните абзаци на страница 12-14
Писане в регистри 0х80 - 0хFC ще предизвика "no SWIT" предаване на пакет ...
Не е ясно описано и значението на 5-те бита в хедъра на swit пакета дали това е адреса на порта (0-31) и дали ще се попълни автоматично?
Ако се предават данни в swit пакета с различна дължина (8,16или 32бита), трябва ли да сетвам някъде дължината им, или тя автоматично ще се сетне взависимост от това дали пиша байт, 16 или 32 битови данни в порт регистъра?

За първите 32 порта адресите са до 0x80, но са си резервирали адресно пространство в случай че някой ден решат да сложат повече портове...



Да, автоматично си слага нормера на порта.
За дължината имаше някаква драма, нещо имаше но вече не мога да си спомня. Май винаги по шината излизаха 32 бита щото май всичките им пакети бяха кратни на толкова. Без да броим хедърите имам предвид. Но не това е странното. В смисъл, ако тръгнеш да имплементираш всичко, трябва да го направиш с 32-битови фифота, защото за повечето пакети времената са важни и трябва освен данните да възстановиш и времената. А времената се смятат на клокове и на думи, та така трябва да е.
Разбира се, може ли са да го оптимизират по жицата да не се предават 32 бита, когато само 8 са значещи...
Но няма смисъл да го умуваме сега. Така е направено. И работи и при това работи сравнително добре, а какво е можело....

Относно дължината на данните пише: "The ITM transmits SWIT packets using zero leading compression. Packets can be 8,16 or 32 bit lenght."
Дали това означава, че ако старшите байтове записани в Stimuls registers са нули, то размера на данните (байтове) предадени в SWIT пакета ще се редуцират?

Относно определянето на баудрейта - предаването на всеки байт започва със стартов патърн "10" и завършва със стоп патърн "00". Та си мисля, че ако се премери продължителността на единицата на стартовия патърн ще можем да определим честотата на предаване (баудрейта) наманчестера. Ако не точно, то поне порядъка и, а после да се приложи друг алгоритъм на демодулиране на битовете... Миро, няма начинда не си се сетил за това. Какъв е проблема?
(Фазовото изкривяване на сигнала може да се елими ира, ако се премери и протължителността на нулата встартовия патърн)

Та манчестер байта започва винаги с патърн "10", като ако следващият предаван бит D0 на байта е "0", то ще се получи "100" патърн. Ако D0 e " 1" ще се получи само патърн "10". Та ако се мери времето от положителен до отрицателен фронт ще премерим продължителността на " 1" -цата в патърна (1 клок време), а ако мерим от положителен до положителен ще премерим времето на 2 или 3 клок времена в зависимост от D0 бита.

и полсе ще требва да намерите някой PLL, дето да заключва за 50-100nS

Е, такъв плл едва ли ще намерим. По скоро си мисля ако клока на fpga-то е 200-300MHz да успеем да определом колко клока мин.и мах е времето на патърни 1, 11,0 и 00. после на базата на тези времена ще декодираме ..

Да бе, мери се, няма проблем!
Аз съм го направил малко по-сложно, за да не се влияя от еднократни шумове/грешки, следя кога съм в синхрон, следя дали съм в пакет, включително и формата на пакетите проверявам, за да съм сигурен че получавам данни, а не съобщения от извънземните
Проблемът е, че все пак трябва да се семплира с висок клок. Аз в пиди-то имах само 200MHz и при 50-60MHz на таргета един бит тайм ти е ту 3, ту 4 клока. Та алгоритъма трябва да е адаптивен, иначе ако си решил че бита ти е точно 3 клока и ако очакваш че следващия бит ще е на 6-ти, 9,12 и т.н. естествено няма да се получи.


тц, няма да стане...
Мислил съм го за SERDEC, ама те там си имат изисквания... имаше минимален базов клок, 180MHz май беше при Spartan6. А тука идеята на autobaud-а e да може да работи от 32кHz до 100-200 MHz.
Но част от serdec-a пак може да се ползва, щото само така може да се семплира със скорост > 1GHz. И вече измерванията си стават къде къде по-точни. Ех, малко ще се поусложни логиката, щото с гигхарци работят само IO-клоковете, останалата част от fpga си остава "нискочестотна"

Относно хардуера за декодера, някой има ли инфо разните usb лог. анализатори из ибей за по 10-40 долара имат ли фпга?
Друг вариант е да се намери дев. кит на fpga с usb за 20-30долара. Някакви идеи .
Трябва клока на фпгато да е 200-300MHz поне...
Миро, за какви процове с fpga говореше в началото на темата?

Нямат. Само USB FIFO на Cypress и целия стрийм влиза на ПЦ-то. Това за най-евтините. По-нагоре имат разни спартани.

Edit: сещам се друго - Sitara-та на TI имат PRU-та дето са RISC ядра на 200MHz. Мисля че имаше някакъв проект за логически анализатор с BeagleBone. Olimex също имат платки с тази серия.

Емо, едно фпга може да има:
1) логика
2) RAM
3) PLL
4) Сериализатор (serdec/serdes)

В случая логиката не е голям проблем, тоя проект иска сравнително малко. Паметта може да трябва за буфериране, зависи към какво ще се пращат данните и с каква латентност. PLL и както се казва там клок генератора е силно препоръчителен, освен ако няма външен такъв, но за високи честоти по-добре да има. Сериализиатора ти дава възможност да семплираш с 5-10 пъти по-висок клок.
Най-евтините фпга 2-5$ обикновено са само гола логика с много малко или без памет. Следващия клас 5-10$ имат някаква RAM и PLL, примерно спартан 3. С тях се работи до 200-250Mhz.
И вече с всички екстри ако е като Спартан 6 има всичко и може да работиш до 1 - 1.2GHz сигнали в зависимост от speed grade.
Xilinx имат и 7 поколение спартан и Zynq дето честотите скачат до 1.5 - 1.8GHz.
Zynq-а е специално животно, доколкото в един чип имаш двуядрен куртекс А9, имаш DDR, имаш 64-бит AXI шини които може да интерфейсваш както от проца, така и от фпга логика. Така че спокойно може да семплираш десетки канали на почти 2Gsps всеки, да ползваш гигабайт(и) RAM и естествено имаш както бързo USB, така и гигабит етернет. Изобщо всичко за което може да си мечтаеш

Ако трябваше да правя нещо само за мене си, определено щеше да е с Zynq. Както казах най-евтината платка е около 100$ и трябва да се добавят само буферчета и конектори. Достатъчно мощна е да търкаля нормален лайнукс, на нея да си сложиш едно openocd и я да я ползваш и за дебъг и трейс и ако щеш и лог. анализатор дето не е 24MHz, ами 50-100 ПЪТИ по-бърз

Следващата опция е спартан 6 към някакъв проц. Примерно евал платката за STM32F7 е 50$ и има цветно tft, бързо usb и етернет, имаше 16MB SDRAM и 16 флаш. Може и с по-евтина платка/проц. но няма да е с цветен дисплей, тъч скрийн и памети и толкоз бърз проц.
И така до варианта проц за 5$ и fpga за 5$... Така че от 10$ до 100$ са вариантите, разликата е 10 пъти в цената, но във възможностите е сигурно 100 пъти.

Ей това е:
https://github.com/abhishek-kakkar/BeagleLogic/wiki

Миро, не съм дорасъл за цинк-а. Сложно животно ми се вижда.
Мисля за по-прост вариант. Например ft245 + Spartan6. Разбира се ще трябва и нещо такова за развоя с фпга-то. Спартана във фарнел е 16 евро. Финансово вариаянта ми изглежда приемлив.

Сложно е вътре, но Xilinx вложиха много усилия в разработка на инструментите си, така че дяволът не е толкова сложен.

Още повече, че както си тръгнал с ftdi не мисля че ще ти е по-лесно, даже напротив. Убеден съм че те чакат много повече мотики за настъпване

Хем е сложно хем не толкова
Вивадото на ксайлинкс ти позволява да си направиш система и да я навържеш като кум ЦПУ(2 ядра и едно неон флоатинг пойнт ) имаш възможност да накачулиш ддрм контролер, и още куп други интерфейси и ИП корове безплатни/платени/много скъпи/къстъм разработени само за теб( Това е без много да се налага да разбираш от ФПГА програмиране)
и отделно да си навържеш в адресното пространство и твоя къстъм периферия писана на верилог/вхдл/ и т.н.(От това трябва да разбираш от ФПГА програмиране)
Сега работа на Zynq7000 SoC/ZC706, по скъпият вариянт с JESD на 12 Gbps. Върти се убунту на него , процессинг, стреамвам данни (чета данни на 9.8 гигасампела, процессинг и ги стреамвам към пц-то по етхернет и усб. има и много по ефтини платки със Zynq, и пак са много функционални.

ама си е инвестиция във време и пари.