Пробвам се с един GAL20V8B за една проста логика, но срещам проблем. След компилирането, всичко изглежда точно, но на практика на изходите на GAL-а няма това което се очаква от него. По-долу побликувам част от схемата-логиката (най-фрапиращата:-)), *.vec файла и схемата на свързване на GAL-а. Ще съм благодарен, ако някой може да помогне.

PLD.VEC

{ Vector: "0",VMA,WTG,AB10,AB11,AB12,AB13,AB14,AB15,EDIT,"0N00",(EOE,ECE,ROE,
RCE,BOE,ABR12,ABR13,ABR14)L,"0N";
Object: "JEDEC";
Clock: 1;

BOE = ((VMA'&WTG&AB10'&AB11&AB12'&AB13'&AB14'&AB15')
#(VMA'&AB12'&AB13'&AB14'&AB15'&EDIT'))';

ABR12 = (1);

ROE = ((VMA)
#(WTG)
#(AB15)
#(AB14)
#(AB13)
#(AB12)
#(EDIT));

RCE = ((VMA'&WTG&AB10'&AB11&AB12'&AB13'&AB14'&AB15')
#(VMA'&AB12'&AB13'&AB14'&AB15'&EDIT'))';

EOE = (1);

ABR13 = (1);

ECE = (1);

ABR14 = (1);

}

Ta, очаква се, 4е на пинове ЕСЕ, ЕОЕ, ABR12, ABR13 i ABR14 ще има винаги "1", ама не е така. Сигурно пропускам или не разбирам нещо по пдф-а на GAL-а.

с какво компилираш и дупчиш?
симулираш ли или дупчиш направо и гледаш с осцилоскоп?

галовете на латис, нешанъл и амд се различават значително. да не би да си попаднал на ган на атмел?
дай малко инфо по въпроса за чиповете.

Не симулирам - то на един инвертор кво да му симулирам!?
GAL-a е на Lattice. Продават ги в кошмар-а. NЕТ файла го правя с оркад, а компилирам с някакъв досовски компилатор, дето и аз не го знам ква версия е. Аз ползвам 20V8B, а компилирам за 20V8А, защото компилатора реве, като му декларирам първия. При компилирането няма грешки - прави *.jed файл. Пиша в чипа с един неизвестен за мене програматор - GALEP-4 (www.conitec.com) - и там уж няма грешки... Е това е от компилатора:

аз никога не съм ползвал компилатора на оркада.
джедека изглежда добре, обаче:

- както ти казах, има разлика между галовете на латис и другите. джедек, който работи на нешанъл го дупчиш на ластис и не работи. имат някаква особеност, която само те си я знаят. не е проблема в програмирането, а в правенето на файла. отделно, GAL и ispGAL не си приличат изобщо. буквите отзад също са важни.

- имаш 2 warning-а:
W342 Product term overflow; attempting inversion.
W342 Product term overflow; attempting inversion.
които нямам идея как да разбереш за какво са.

- I289 Complex GAL architecture selected.
от pdf-a за 20V8 на латис:
In complex mode pin 1 and pin 13 become dedicated inputs and use the feedback paths of pin 22 and pin 15 respectively. (стр. 4). на тебе пин 13 (ОЕ) ти виси, пробвай да го стнеш в някакъв стейт и виж резултата.

- използвай софтуера на латис за програмируема логика.
от тук: http://www.latticesemi.com/products/designsoftware/isplever/ispleverstarter.cfm
не струва нищо, ама е голям. ако това ти е проблем, кажи
там може да го напишеш на абел или още по-перспективно на VHDL, но второто ще ти глътне повече време, поне в началото. джедека после можеш да дупчиш с всеки програматор, който поддържа чипа.

това с рисуването на схеми, които да се компилират в програмируема логика, беше модерно преди 15 години. вече е отречено.

Извинявай, нещо не разбирам!!! Как да сетна входа? Вързал съм го на маса. За първи път се захващам с такъв архивем чип (и смятам да е за последен), ама за тази схема не си заслужава CPLD ili FPGA. Освен това, последните два, ще трябва да ги уча още доста време. Не че този го знам, ама е по-прост.

aaa, аз извинявай гледах само джедека, не обърнах внимание на схемата.

аз в момента нямам качен софтуера на латис и не мога да ти компилирам един пример.
утре, ако не съм с много голяма глава (след малко ще се напиваме), ще пробвам да ти изкомилирам едно примерче. ако няма какво да правиш, пусни го да се дърпа софтуера на латис.