Впрочем, за серийната терминация ми се струва че не си прав. Това, което мога да тазбера от всичките прочетени днес писания, при серийна терминация сигнала тръгва от източника, минава през терминацията, отразява се от отсрещния край и се връща обратно до източника, където серийната терминация го елиминира и той не се отразява обратно към приемника. Парелелната терминация прави точно обратното - сигнала тръгва от източника, стига до приемника, там се абсорбира от терминацията и просто не се отразява обратно. Един вид серийната терминация върши същото като паралелната, но го върши при източника, а не при приемника. По линията практически си има отразен сигнал, но само веднъж. Сигнала при приемника е чист.

Ето и симулация в потвърждение на разсъжденията ми:


- на първата картинка е серийна терминация от 30 ома при източника, който е с изходен импеданс 20 ома при 50 омова линия. Бялото е сигнала, лилавото сигнала между източника и терминацията (виждат се изкривяванията от отразения сигнал), циньото е сигнала точно на линията - тук също се виждат изкривяванията от отраженията. По-интересното е жълтия и зеления сигнал, съответно веднага на изхода на линията и след серийната терминация откъм приемника - сигнала леко е замазан от комбинацията RTl + Cload.
- на втората картинка е същото, но без терминация откъм приемника - вижда се че двата сигнала (жълтия и зеления) се припокриват, тоест това е единственото влияние на терминацията откъм приемника. Тя на отраженията не влияе.
- на третата картинка е същото, но без терминация въобще. До приемника стига някаква салата, в която дори да има използваема част, е силно изкривена. А е толкова много изкривена заради голямата дължина на линията и големия входен капацитет на приемника, които умишлено сложих такива, точно за да направят качествена салата.
- на последната картинка има терминация само откъм приемника. Отново се вижда почти никаквото му влияние върху сигнала - до приемника си стига същата салата, просто с една идея посплескана заради комбинацията RTl + Cload.

...от това аз съдя че при двупосочна линия е съвсем съзможно да се терминира серийно и от двете страни, като терминацията се подбира спрямо импеданса на линията и импеданса на всеки източник.

Може и да не съм разбрал нещо, може и да бъркам някъде, но симулацията се припокрива с това, което смогнах да вдяна от няколкото прочетени четива в последните няколко дни.

Пак подчертавам - немам претенции за никакви познания в областта (то е очвидно). Просто се опитвам да си обясня някои неща с ваша помощ.

А, то е просто и не върши кой-знае какво. Взима IBIS модел за всеки чип, от модела на слоевете по платката, ширината на пистите и дължината им си смята импеданса, закъснението и прочие, и използва данните от IBIS модела за да ти покаже графиката със звъненето. Наясно съм че може да е далече от реалността (в задачата няма вкарани едни куп неща, за да се доближи до нея), но поне дава някаква далечна представа за това какво се случва. То това ми е и целта. Правя го от любопитство, та ако някой ден се хвана с нещо от сорта на DDR2 на 'амнайсе стотин мегахерца, поне да имам бегла представа какво се случва и защо може да не работи. Дори само от прочетеното от тая тема мирогледа ми доста се промени, за което благодаря.

sparky,
мисля че това е добро начално четиво:
http://www.ultracad.com/mentor/mentor%2 ... cement.pdf

цитат:
Summary:
It makes a difference where we place termination resistors along our transmission lines. But
series terminated circuits are much less affected by placement compromises than parallel
terminated circuits are!

Четох го, още вчера през деня.

Да не забравиш че освен ток на изходните драйвери (май пускат паралелни групи) имаш избор и за "slew rate".

Бъркаш.... ако балансираш линията в началото при източника, от другия край не може да си слагаш произволни съпротивления. Направи си реална симулация, какви са тия 30nS периоди? Увеличи честота и ще видиш разликата между жълтото и зеленото ли ти бяха цветовете...

Ако източникът ти е 30, а линията 50 - ОБЩО серийнотото серийно съпротивление дето може да добавиш е 20 ома. Разбира се тия 20 ома има значение как ще ги разпределиш, но както и да ги разпределяш не бива да надхвърлиш сумарно 20 ома. Това исках да ти кажа.
Иначе вкарваш закъснения... В случая на тия честоти 1-2нс не се забелязват, а може и да не те бъркат, ама като минеш 100MHz ще почнат да те бъркат рано или късно.

Симулацията е на 10Mhz, а капацитета на входа на приемника - 80pf. Реалната хава е 100Mhz и 8pf.



Че вкарвам закъснения е ясно. Сега го пуснах на 100Mhz, с 8pf (което е реалната хава, или близо до нея). Закъснението от 20 ома терминиране при приемника е от порядъка на 180ps. При по-голяма честота замазването на фронтовете ще се увеличава, естествено. Ама при по-голяма честота не се ползва тоя стандарт и това терминиране, явно не случайно.

стъпил си на правилната пътека, продължавай.
като ползваш IBIS моделите, обръщай внимание на режима на пиновете (slew rate за FPGA примерно).
варирай с терминации и дължини, ще разбереш къде е заровено кучето и какво НЕ трябва да се прави.

после сядаш и за 2 часа си нарисуваш платката

А, баш! Това е целта на всичкото мероприятие.

Миро, човекът се е ориентирал правилно, а ти бъркаш. Терминира се спрямо характеристичния импеданс на линията, сумата от серийния резистор и съпротивлението на източника трябва да е колкото него - независимо какво има включено в другия край. Сигналът се отразява, когато срещне по пътя промяна в импеданса, а какво има в другия край, ще го разбере чак когато се върне до другия край. Няма смисъл да спорим кой е прав, просто вдигни един флаг - ако правиш нещо по въпроса, да погледнеш пак къде какво има написано.

Той човекът ме разбра... не може да си слагаш в другия край на линията съпротивленийца безнаказано

То всичко е компромис, така или иначе. Например в един dev board за това FPGA терминирането на DDR 2 e паралелно, в средата на линиите. Платката в тая и част предполагам е правена на ауторут и не е никак лицеприятна. Но работи - факт.

Сега си търся софт за лесна симулация, дето ползва IBIS модели, та ще го почовъркам тоя въпрос. Ако мога да докопам онова от PDF-а по-горе ще е супер, ама не се вижда какво е.

Може, и още как. Стига да знаеш какво правиш.
Просто това, дето говориш за _обща_ стойност на съпротивлението от двете страни, е принципно погрешно. Няма как да сумираш, щото сигналът ги вижда по различно време. Както и да е.

ми както казах аз платки не правя.... обикновено моята работа е след като сигналът "цъфне" на входа. Слабо ме интересува какво е срещал по пътя си и как се е променял, за мен важното е да го семплирам правилно. Но за да го семплирам, той трябва да дойде при мен, демек някой трябва да презареди входните кондензатори достатъчно бързо. А бързо презареждане през съпротивления са малко изключващи се неща...
Повярвай ми пробвал съм всичко на тема съпротивления. Просто не става за високи честоти, забрави!

алтиума прави сигнал интегрити анализ май че точно с "ибис" моделите.