Никола, голяма ли е тази книга, неможе ли да се качи в библиотеката. Мога да я кача другате и да постна линк. Сигурно много хора ще се я искат ( аз също ).

teglicho,ако може прати я на MoZaKa да я качи някъде

peterdonchev@yahoo.com
donchev@tokmet.com
Незнам на кой ще стане, пробвай с първия.

Готово
http://www.tokmet.com/software/new_vhdl_book.rar

...едно въпрос(т)че ....
понеже още не съм съвсем ориентиран... :oops:
според вас кой език е по лесен VHDL или Verilog :?:
.. на мен ми се струва, че Verilog май е по-разбираем, а?

И аз не съм много наясно, но до колкото се рових стигнах до следните изводи, ако не греша:
1. Верилог е С базиран, т.е. синтаксиса му е сходен с С.
2. ВХДЛ е Паскал базиран, т.е. синтаксиса му е сходен с Паскал.
3. В Европа е по разпространен единият език а в САЩ другият.
4. Като цяло ВХДЛ е по разпространен и предпочитан.

Аз лично бих предпочел С подобния защото съм С програмист и Паскал синтаксиса ми се струва много муронски и ме дразни изключително много.

Ами и аз имах тази дилема VHDL или Verilog. Лично аз мисля че Verilog е доста по удобен, в VHDL ми се струва че има доста излишни писания, не толкова в логиката на мудулите, колкото в описанието им. После VHDL имаше някак си странен начин на записване който ми е доста непривичен, докато Verilog е много по-удобен, лично за мен. Иначе да така е за сходството м-у C и Паскал но аз съм писал и на двата, но въпреки това VHDL ми е по тежък. Обаче ... катогледам не е много разпрстранен, това разделяне европа/сащ май не е много така .. VHDL е доста по популярен.

Ами, трудно е да се каже кой от двата езика е за предпочитане. Иначе има много HDL езици.
Има, обаче, два стандартни HDL езика, които се поддържат от IEEE: VHDL и Verilog HDL. VHDL е абревиатура на Very High Speed Integrated Circuit Hardware Description Language. Той е създаден с подкрепата на Департамента по отбрана на САЩ и първоначално се е използвал от производителите в тази област. Преди него, обаче, е създаден Verilog (1983 г.) от компанията Cadence Data Systems, която по-късно прехвърля контрола над Verilog на консорциум от компании и университети, обединени под общото наименование Open Verilog International – OVI. VHDL е по-труден за използване от Verilog и е по-разпространен за използване в Европа, докато в САЩ по-широка популярност е добил Verilog.
Ако един инженер познава добре единия език, той неминуемо ще се сблъска и с другия (и ще се справи успешно с него). Най-добре е човек да започне с този език, за който има повече литература. По принцип Verilog е по-лесен за използване и е по-подходящ за начинаещи, особено ако разчитат на самообучение. VHDL е по- "академичен", но е малко по-труден.

Аз лично си карам на Verilog и съм доволен ... изобщо не съм съгласен с това че VHDL е по труден за усвояване ... и двата са еднакво трудни ... аз избрах Verilog поради това че съм фен на C и синтаксисът му е много сходен с него ...

Рано или късно обаче се стига до момента в които осъзнаваш че трябва да знаеш и двата езика .... нямам си идея защо го предпочитат толкова тоз VHDL ????? Според мен Verilog е доста по-елегантен и еднакво функционален ...

Определено и на мен ми изглежда по елегантен, много по стегнат и разбираем става кода според мен, но в USA също пишат на VHDL, повечето които търсят хора искат VHDL а не Verilog.

Забравих да постна един линк - сигурно някои го знаят, а и добрият стар Gooooooogle е пълен с идеи, но все пак:
http://ecad.tu-sofia.bg/soc/literature/verilog.html
Та, това са малко документи за тези, които искат да понаучат Verilog. Там могат да се видят и линкове за VHDL. На английски са - на български все още няма достатъчно литература, за да може човек да се заеме по-сериозно, няма как.
По отношение на трудността - за мен все пак езика си остава въпрос на вкус. Аз ползвам Verilog.

Поздрави