Въпрос - задължително ли е да опъвам диференциални DQ-та, при разстояния на пътечки от от порядъка на 2-3см, или мога да мина и без диференциални? Защото както и да го мъдря не мога да пусна данните и DQ-тата по един леър. Физически мога да опъвам по една писта между топките и толкоз, а има ли via по трасето, действа като тапа - покрай нея не мога да прекарвам нищо.

Специално за мачнатите писти винаги е добре дължините им да се различават не-повече от 0.1-0.2мм.
2-3см може да не изглежда много, но спокойно може да внесе разлика от един до няколко мм, а това ще е фатално за перформънса

Че ще гоня еднакви дължини по канон е ясно. Въпроса ми е дали мога да мина без диференциални клоци за LDQS и UDQS, щото, 16 битова шина, диференциални клоци и 4 слоя може и да се окаже невъзможно с 5 милсови писти, 0.2мм дупка и 5 милса annual ring.

DQS мисля беше важен...
Някъде бях чел подробно описание какво и как можеше да се калибрира, ама не помня къде го четох и дали беше за DDR2 или 3.

Не съм го запазил щото почти не се занимавам с тия неща, нека ако някой има под ръка подобно читиво да го даде на Спарки. Иначе в чаршафа на конкретната памет пак трябва да е описано как се настройват терминации и изобщо кави калибрации има, само дето сигурно ще е по-постно.
Но общо взето стробовете май беше добре да са дифиренциални и добре изравнени, другите сигнали и да са криви по-лесно можеше да се изправят с калибрациите...

И на 2 и на 3 има калибрации, май. И да, сигнала е важен, но по спецификация може да е и диференциален, и да не е. На 4 слоя така или иначе няма как да го оставя диференциален.

Май ще го бъде. Така като гледам ще докарам над 50% (вероятно даже 60-65) от рутинга на горния слой, благодарение на това че мога да разменям битовете в октавите. Отдолу ще останат само адресните и командните сигнали.

И пореден въпрос - когато някоя писта трябва да слезе на долния слой, как е по-добре - виите да са максимално близо до топките на корпусите, или е без значение къде са? ограничението от до 2 вии на сигнал така или иначе го спазвам.

Рутнах DQS-ите диференциални, да видиш ти!

Ей какво се получава. Рутна се всичко, остава да донаплякам кондензаторите и да изравня дължините. Ама брадаясах няколко пъти Това да не можеш да разменяш крака (освен DQ-тата) си е голям чанч. Важното е че ще го бъде. И FTG256 пакето определено е по-дашен откъм рутиране. Това на малкия просто нямаше как да стане. То затова и няма вариант с 16 битово MCB там.

Е, на 6 слоя би било песен, ама...

И едно въпросче - нужно ли е VRef линията да е обща между FPGA-то и паметта, или може да си направя отделни делители за двете? Че става малко зор със захранващия слой - вече има 3 волтажа на него и просто не виждам как да пусна тая пътека между двете.

Vref е добре да е общо. Колкото и да са ти точни резисторите, винаги ще има разлика ако направиш отделни делители. Също така при делителите трябва да предвидиш малко ток, т.е. 10k резистори няма да свършат работа. Нещо под 1k трябва да е.
Като пускаш пътечката на Vref, гледай да я обградиш с маси отвсякъде т.е. да няма някакви смутители наоколо дето цъкат често.

От чисто любопитство, защо толкова държиш да е на 4 слоя? Ако е за цена, там голяма разлика няма. Единствения смисъл го виждам ако го правиш заради умственото упражнение.

Твоя стил на рутене е точно инверсен на моя - аз първо пляскам кондензаторите...

Разликата в цената в PCBCart е таман 2 пъти за платка 100x100мм.


Относно делителите... хм, интересно - тук говорят за 20К:
https://forums.xilinx.com/t5/Spartan-Fa ... d-p/140878

Явно ще трябва и за това да ровичкам.

ПП: Я, имало:
http://www.xilinx.com/support/documenta ... o-vref.pdf

Тук пък за 100 ома говорят.

Е все си мислех че ще стане къдраво, ама чак толкова рошаво не си го представях:

добре дошъл в музикалната академия (акордеони, тромпети и подобни къдравини)

при изравняване на диференциалните телове избягвай големи амплитуди - просто змията трябва да е по-дълга, но по-близо до другата линия. примерно - намали амплитудата на CLK_N при DDR чипа.

сигурен ли си в импедансите? обикновено диференциалните телове са по-дебели и зависят само от себе си, другите са спрямо съседния плейн.

за DDR2 за Vref аз слагам по 100 ома с по един 100n до самите резистори. и ги слагам на всеки чип памет. и както казват във втория документ - точния модел на кондензатора е важен. малко е гадно, знам.

Ако човек не знае какво е, ще си помисли че е сложен нагревател Весела събота!

тебе само нагреватели са ти в главата то си е нормално, за човек живеещ на север.

това е imx6 с 32 бита DDR 4 чипа (2х2 от двете страни)


спарки, забравих важен детайл. захранването на паметта и на контролера го отдели на островче в паур плейна. трябва да е един масивен остров под двата чипа без никакви прекъвания. и повечко кондензатори - на всяко краче, че и повече (с различни стойности). така ще постинеш подтискане в по-широк спектър, а не само на определена честота.

нещо таквоз (захранването иде "отгоре")

Еми, не съм. Чакам да ми пратят инфо за стекъпа и ще ги коригирам. В момента са 5 милса на разстояние 5 милса. Вероятно ще трябва да коригирам дебелината на пистите до 8-10 милса.


В момента линните са дълги по 35мм. В единия документ горе се споменава че скоростта в диференциалните двойки се увеличава спрямо другите. Въпроса е, при дължина 35мм, колко по-къси мога да направя останалите?

За плейна под паметта и FPGA-то съм го предвидил. Ще е цял остров под цялата банка на FPGA-то, DDR-a и обхващащ всичките писти между двете.

Само се чудя, при положение че за FPGA-то имам 1.2V захранване, а за DDR-а 1.8V, дали да слагам отделни щракалки за всяко или да пльосна едно LDO от 1.8 към 1.2 и да направя щракалката за 1.8V по-корава?