От скоро започнах да се занимавам с програмируеми логики, но нещо не ми е на ред в Webpack-a. Инсталирах си версия 7.1i и проблема ми е че когато направя файла Instantiatio template ми излиза следното:

-- VHDL Instantiation Created from source file count.vhd -- 22:45:40 11/24/2005
--
-- Notes:
-- 1) This instantiation template has been automatically generated using types
-- std_logic and std_logic_vector for the ports of the instantiated module
-- 2) To use this template to instantiate this entity, cut-and-paste and then edit

COMPONENT count
PORT(
clk : IN std_logic;
clken : IN std_logic;
res : IN std_logic;
cout : OUT std_logic_vector(3 downto 0);
full : OUT std_logic
);
END COMPONENT;

Inst_count: count PORT MAP(
clk => ,
clken => ,
res => ,
cout => ,
full =>
);
докато на компютъра на който съм се учил ми излиза съвсем друго. Имате ли си идея от какво може да е ?

Другия ми проблем е че когато инсталирам ModelSim той не се вижда във WebPack-a и не мога да правя симулации.