Lab 5 -- Basic Logic Gates

 


Цел на упражнението
Да се анализира влиянието на натоварването върху динамичните параметри на базисни CMOS логически схеми и да се проектират елементи, способни да управляват конкретен капацитивен товар при определено закъснение.


Задание
Да се симулират схеми на CMOS инвертор, двувходов И-НЕ и двувходов ИЛИ-НЕ логически елементи за различни по стойност капацитивни товари като се анализира асиметрията на изходния сигнал при нарастване и спадане на сигнала. Да се оразмерят стъпалата за постигане на конкретно бързодействие при определен товар.


Общи указания


Да се изследват преходните процеси в схемите до 50 ns със стъпка 1 ns. За всички схеми захранващото напрежение е 5V и се подава от източник на напрежение от тип VSRC със стойност DC=5V, а входния сигнал - от източник тип VPULSE с параметри V1=5, V2=0, TR=TF=TD=5n, PW=25n. При изчертаване на CMOS схемите се използват символите CMOS-N и CMOS-P съответно за N и P каналните транзисторите.

Размерите на транзисторите са в микрони и са означени на фигурите с отношението между дължината и ширината на канала L/W.

 

 

Задaча 1

 Да се анализират преходните процеси в инвертор, показан на фиг. 1. Да се визуализират резултатите на входа и изхода. За изходния сигнал да се измерят стойностите на закъсненията при нарастване и спадане на сигнала.



Фигура 1 -- CMOS инвертор

Да се обясни на какво се дължи асиметрията на изходния сигнал при преминаване от 0 -> 1 и от 1 -> 0.

techicon.gif (510 bytes) PSpice файлът на схемата от фигура 1 се намира в  inv.sch

 

Задaча 2

Да се сравнят резултатите от анализа на преходните процеси в инвертор за стойности на товарния капацитет 
0.1, 0.2, 0.4, 0.6 и 0.8 pF.
В обща координатна система да се визуализират изходните напрежения за различни

 

help.jpg (3319 bytes)


Указание

За извършване на параметричния анализ в схемата се добавя символ PARAM (от библиотеката Special) и му се задават атрибути NAME1=CLPAR и VALUE1=0.01p. Така дефинирания глобален параметър CLPAR, се поставя на мястото на стойността на CL, т.е. VALUE={CLPAR}. Чрез командата Setup от меню Analisys се избира екранният клавиш Parametric и се попълва формата, в която се указва при какви стойности на CLPAR да се извършат симулациите (фиг. 2).



Фигура 2. Параметрична симулация

 
Да се извърши анализ на преходните процеси и се отчете закъснението при нарастване и спадане на изходния сигнал за всяка стойност на .
Да се попълни таблица 1 и в обща координатна система се начертаят зависимостите и
за инвертора.

 

pF

0.1

0.2

0.4

0.6

0.8

ns

 

 

 

 

 

ns

 

 

 

 

 

Таблица 1. Зависимост на закъснението от товарния капацитет

 

Задача 3

Оразмерете CMOS инвертор с минимални размери с оглед симетрия на времената за нарастване и спадане на изходния сигнал при зададена минимална дължина на канала L=2m m. Моделирайте преходните процеси в схемата за капацитивен товар 0.2 pF и отчетете времето за закъснение на изходния сигнал.

 

Задача 4

Проектирайте CMOS инвертор, който ще обезпечи същото закъснение, както в задача 3, но при товарен капацитет 0.6 pF.

help.jpg (3319 bytes)


Указание

Анализирайте преходните процеси в схемата, проектирана в задача 3, но с товар CL = 0.6 pF, като последователно изменяте размерите, както следва: и за f = 1, 2, 3...

 С и са означени ширините на канала за N и Р транзисторите, а f е мащабен коефициент, с който се увеличава ширината на канала, за да се осигури по-голяма товароспособност.

 
f 1 2 3 4 ......
, ns          
Таблица 2. Зависимост на закъснението от ширината на канала
 
От получените при анлиза на преходните процеси резултати определете закъснението за всяко f и попълнете таблица 2.
Начертайте зависимостта и от графиката определете този мащабен коефициент, който ще осигури търсеното закъснение при по-голямо .
Проверете резултата, като анализирате преходните процеси в схемите от т.3 и т.4 и наблюдавате изходните сигнали в обща координатна система.

 

Задача 5

 Да се изследва зависимостта на наклона на предавателната характеристика на инвертора от размерите на транзисторите.

help.jpg (3319 bytes)


Указание

Извършва се постояннотоков анализ като входното напрежение се променя от 0 до 5V със стъпка 0.1V. Ширината на канала на PMOS транзистора се задава като глобален параметър WP със стойности WP=2, 4 и 8 m m. Резултатите се изчертават в обща координатна система.

techicon.gif (510 bytes) PSpice файлът за тази задача се намира в invdc.sch

 

Задача 6

Анализирайте преходните процеси в четиривходови И-НЕ и ИЛИ-НЕ логически елементи, показани на фиг. 3,  за стойности на товарния капацитет 0.1, 0.2, 0.4 и 0.6 pF.



Фигура 3 -- CMOS И-НЕ и ИЛИ-НЕ логически елементи

 


help.jpg (3319 bytes)


Указание

Да се изследва динамичното поведение на схемата, а не функционалността. За целта се използва само един източник на сигнал с атрибути V1=5, V2=0, TD=TR=TF=5n, PW=25n. Анализът на преходните процеси се извършва до 60 ns.

 
В обща координатна система начертайте зависимостта на закъсненията при нарастване като функция на товарния капацитет за И-НЕ и ИЛИ-НЕ елементите. Аналогично и за закъсненията при спадане

techicon.gif (510 bytes) PSpice файлът на схемата от фигура 3 се намира в: nand4_nor4.sch

 

Задача 7

Проектирайте двувходови И-НЕ и ИЛИ-НЕ елементи за симетричен изходен сигнал и закъснение като това на инвертора от точка 3 при товар 0,2 pF.

 

icon-solutions.gif (3905 bytes)

Въпроси и задачи за самостоятелна работа

 

1.  Определете сумарното закъснение на двойка CMOS инвертори с минимална дължина на канала в следните случаи:

а) , б)

2.  Защо времето за спадане на сигнала в изхода на И-НЕ логически елемент е по-голямо от времето за нарастване?

3.  Коя е причината за асиметрията на изходния сигнал при многовходов ИЛИ-НЕ елемент с минимални размери на транзисторите?

4.  Докажете, че в CMOS инвертор трябва да е изпълнено отношението за да се изравнят времената за нарастване и спадане на изходния сигнал.